case里边居然还有个inside
在SystemVerilog中，经常会用到casex和casez等多分支选择结构，用以忽略case_expression与case_item中x和z的比较，相关内容详见《硅芯思见：【80】casez和casex谁是谁》，但本文介绍SystemVerilog引入的“case inside”结构（推荐使用）与casex和casez还是有一定的区别的，这主要是因为casex和casez会将x或者z作为不
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# RTL
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