后段互连的微缩之路：越来越细的铜线与越来越低的电容
本文介绍了通过引入低k介质、新型金属材料和采用双大马士革工艺降低电阻电容。 在芯片制造的前端，晶体管越做越小、越做越快；但在后段，负责连接这些晶体管的铜导线，却面临着一个尴尬的局面——线宽越缩越细，电阻反而越来越大。这就是后段互连微缩的核心矛盾。 展示的是2024年到2032年后段互连的微缩路线图。横轴是触点间距，纵轴是金属间距，两个数字都在持续缩小。2024年时金属间距还有20-22纳米，预
制造工艺
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制造工艺技术
为什么玻璃基板（TGV）突然被重视？
一、为什么玻璃基板突然被重视？ 过去很多高端封装依赖有机基板、硅中介层、ABF载板等材料体系。 但随着AI芯片越来越大、I/O数量越来越多、功耗越来越高、封装尺寸越来越大，传统基板材料逐渐遇到瓶颈。 尤其是AI训练芯片和高性能计算芯片，不再是一颗小芯片单独工作，而是多个逻辑芯片、HBM、高速互连结构一起封装在一个系统里。 这时候，封装基板要承担更多任务： 它要支撑更大的封装面积； 要承载更高密
氮化镓增强型GaN晶体管结构简介
氮化镓晶体管内部构造简介 GaN 氮化镓晶体管（HEMT）的基本结构如下图1所示，以 GaN/AlGaN 异质结为主体，在AlGaN/ GaN的异质结界面处，由于氮化镓材料的自发极化效应与压电极化效应，形成了一层高电子浓度的导电通道——二维电子气（2DEG）；器件的最底层是衬底层(一般为Si材料，也有SiC或者GaN材料)，在其上外延生长出N型GaN缓冲层，外延生长的P型AlGaN势垒层，形成A
封装工艺及检验
本文介绍了高可靠封装和检验。 高可靠封装 高可靠集成电路封装主要包括划片、粘片、键合和密封四个工序，如图所示。 划片是封装的第一步。它把整张晶圆分成多个独立芯片。常用方法有机械切割和激光划片。 粘片是固定芯片的过程。通过粘接、焊接或倒装焊等方式，把芯片安装到管壳或基板指定位置。 键合主要完成芯片与外部电路之间的连接。常用金丝、铝丝等材料，通过引线键合实现电连接。 密封是封装的最后一步。通过烧结
无图形晶圆缺陷Darkfield检测技术介绍
本文介绍了裸晶圆缺陷检测中暗场检测技术。 在半导体制造过程中，无图形晶圆通常指裸硅片或假片，主要用于设备测试以及机台内部环境洁净度的监控。当此类晶圆表面存在过多颗粒、残留物或划痕等缺陷时，需要及时排查来源，以保障工艺的稳定性。为了有效探测这些微小异常，暗场检测技术被广泛应用于无图形晶圆的缺陷检测。 暗场检测的基本原理 无图形晶圆表面较为平整均匀，其正常区域的镜面反射光方向集中。当入射光照射到理想
氧化镓是什么？
本文介绍了氧化镓是什么。 氧化镓是镓（Ga）和氧（O）组成的化合物，化学式 Ga₂O₃。它本质上是一种氧化物半导体，但因为带隙特别宽（4.8~4.9 eV），被归类为超宽禁带半导体（UWBG，Ultra-Wide Bandgap Semiconductor），是近几年被称为"第四代半导体"的代表材料之一。 它主要瞄准两个方向：功率电子器件（和 SiC、GaN 抢市场）和紫外探测。 氧化镓在半导体
混合集成电路中的厚膜与薄膜工艺
本文介绍了混合集成电路中的厚膜与薄膜工艺。 混合集成电路 混合技术是把两种或多种集成电路芯片放在一起，有时还会加入电阻、电容等分立元件，最后封装在同一个管壳中，这样做成的电路叫混合集成电路。 和单片集成电路相比，混合集成电路通常体积更大，成本也更高，不过，它可以同时使用不同工艺的优点，电路性能往往更好，在高精度A/D、D/A转换器、精密有源滤波器等模拟电路中，这种优势很重要。 标准MOS和双极工艺
芯片中的EPI Layer是什么？有什么作用？
外延层的基本概念 外延（Epitaxy）是指在经过切、磨、抛等加工的单晶衬底上生长一层新单晶的过程。这层新生单晶层按衬底晶相延伸生长，故称为外延层（Epitaxial Layer），厚度通常为几微米。外延层与衬底可以是同一材料，也可以是不同材料，分别称为同质外延和异质外延。长了外延层的衬底称为外延片。外延生长的方法包括分子束外延（MBE）、金属有机CVD（MOCVD）和气相外延（VPE）等。
双极集成电路工艺与主要器件制造
双极集成电路工艺与主要器件制造 双极工艺中最基本的有源器件是npn和pnp晶体管，它们都由三层半导体材料组成，中间一层的导电类型与两边不同，这三层材料可以上下排列，也可以横向排列，所以会形成垂直晶体管和横向晶体管。 双极工艺不只能制造晶体管，还能制造电阻器、电容器、二极管、齐纳二极管，有些工艺也能制造结型场效应晶体管。 设计双极集成电路时，不能像使用分立器件那样自由选择参数，器件的尺寸、掺杂浓度
堆叠芯片的“垂直通道”：TSV如何把DRAM叠成高楼
在高性能计算领域，AI芯片需要海量数据带宽，而HBM（高带宽内存）正是为此而生。HBM的核心技术之一，就是TSV（硅通孔）——一种垂直贯穿芯片的导电通道，让数据不再绕行，而是直接穿墙而过。 图片展示的是TSV在3D堆叠中的典型应用。多个DRAM芯片垂直堆叠在一起，芯片之间通过微凸点（micro bump）和TSV实现电气连接，最下方通过封装基板与逻辑芯片通信。TSV的尺寸通常在直径5微米、深度
Electronic Specialty Gases是什么？在芯片制造中有什么作用
电子特种气体是纯度达到99.999%（5N）以上的特种气体，是半导体、显示面板、光伏等高科技产业制造过程中的关键材料。在集成电路从裸硅片到成品芯片的晶圆制造全流程中，超过一半的工序要用到电子特种气体。芯片制造需经历上千道工序，约70%的环节依赖电子特气。这些气体贯穿薄膜沉积、图形化刻蚀、离子注入掺杂、晶圆清洗等核心工艺，直接影响芯片的性能、良率和可靠性。电子特气堪称半导体工业的“隐形血液”。 电子
AI芯片的封装基板越做越大趋势
本文介绍了AI芯片的封装基板越做越大趋势。 从图片可以清楚看到，先进封装的基板尺寸正在快速膨胀。这背后是AI芯片对算力和带宽的无尽渴求。 图(a)是比较“传统”的配置：一颗逻辑芯片加上四颗HBM（高带宽内存），通过中介层连接，再整体贴在积层基板上。这是两年前高端GPU的典型方案，基板尺寸还算适中。 图(b)开始明显变大：逻辑芯片不变，但HBM增加到六颗。更多内存意味着更大的数据带宽，但也意味着
EUV光源为什么要用锡液滴？
EUV光是怎么发出来的？先把锡变成等离子体，用超高功率激光(CO₂ 激光)聚焦轰击锡靶,瞬间把锡加热到几十万度。这么高的温度下,锡原子的外层电子被剥离掉很多个,变成高电离态离子—失去 8~14 个电子,形成 Sn⁸⁺ 到 Sn¹⁴⁺ 这样的多价离子。 再是电子在能级间跃迁 → 发光。这些高电离态锡离子里,还剩的电子处于高能级。当电子从高能级跃迁到低能级时,把能级差以光子形式辐射出来，也就产生了EU
刻蚀选择比不稳怎么办？各向异性、均匀性、残留和过刻逐项确认
本文将介绍刻蚀选择比决定因素和刻蚀不稳定性排除思路。 选择比不稳时，第一反应不要只盯刻蚀速率，更不要直接把功率、时间、气体流量一起改。 很多刻蚀异常看起来都是“没刻干净”或“刻过了”，但真正要分开判断的是三件事：选择比有没有变化；各向异性有没有变差；片内、片间或批次间均匀性有没有漂移。 这三件事对应的排查路径不同。如果混在一起看，很容易把残留、过刻、侧蚀和检测误差都归因到“参数没调好”。 先把
先进封装如何支撑AI芯片的性能跃升
本文将介绍先进封装如何支撑AI芯片的性能跃升。 传统的“大芯片"的局限 在AI芯片的设计中，算力和带宽的竞赛正在把封装技术推向极限。传统的“一颗大芯片搞定一切”的做法已经难以为继，取而代之的是把大芯片拆成多个小芯片（芯粒），再用先进封装拼在一起。这个转变，正在重塑芯片的设计和制造方式。 过去，芯片设计的主流是单片式方案——逻辑、内存控制器、IO接口全部集成在同一颗芯片上，用同一种工艺制造。优点是
存储芯片：从DRAM制程微缩到NAND层数堆叠
本文将介绍存储芯片领域的DRAM和NAND Flash路线。 在存储芯片领域，DRAM和NAND Flash走着两条截然不同的技术演进路线——DRAM在不断缩小线宽，NAND在不停增加层数。图片展示的正是这种并行推进的“双轨制”创新。 DRAM Flash DRAM这边，看的是制程节点。 图片中标注的1α和1β是三星的DRAM制程世代代号，类似于逻辑芯片的“纳米节点”。1α是当时业界最先进的量产
光刻机核心子系统及其功能介绍
本文将介绍光刻机核心子系统及其功能。 光刻机是集成电路制造中最为关键的核心设备，其本质是一台超精密的投影式照相系统，任务是将掩模版上的微纳电路图形以极高保真度“印刷”到涂有光刻胶的硅片上。 衡量光刻技术等级和经济性的主要指标有三项：分辨率，即光刻机能够转印的最小极限特征尺寸；套刻精度，即本层图形预定位置与实际转印位置之间的偏差；产出率，即每小时处理的衬底片数量。围绕这三项核心指标的实现，光刻机集成
一只MOS晶体管是如何制造出来的？
本文将介绍制造MOS晶体管的工艺流程。 理解MOS工艺，关键并不在于记住多少层氧化膜、多少块掩膜版，而在于弄清楚每一道工序如何影响晶体管的导通、关断和可靠性。 MOSFET如何控制电流 以n沟增强型MOSFET为例，器件通常形成在p型硅衬底上，两侧为重掺杂n型源区和漏区，中间由栅介质与栅极覆盖。 当栅源电压为零时，n⁺源区与漏区之间仍被p型衬底隔开，尚未建立连续的n型导电路径，因此器件基本处于关
半导体电子束量测与检测技术介绍
本文将介绍半导体电子束量测与检测技术。 从光学到电子束 在半导体制造领域，对微观结构的观测能力直接决定了芯片制造的精度与良率。随着芯片特征尺寸不断缩小，传统光学观测手段逐渐逼近其物理极限。根据瑞利判据，光学系统的分辨率受限于照明光源的波长。 为了突破这一瓶颈，物理学界借助德布罗意“波粒二象性”理论，将电子波动的属性应用于材料观测。电子显微镜将电子源作为光源，通过电磁场加速和偏转带电电子，使其与待测
CMOS制造流程与关键工艺约束
CMOS 工艺是集成电路核心技术，核心是在同一块硅片上集成 NMOS 和 PMOS。本文梳理其核心流程，聚焦工艺复杂度、尺寸偏差、锁定效应、静电保护四大关键问题，解析行业应对策略。 CMOS工艺 CMOS工艺的重点，是在同一块硅片上同时做出NMOS和PMOS，常见做法是先在n型衬底中形成p阱，作为NMOS的体区；PMOS则直接做在n型区域中。 接着划分有源区和隔离区，并在有源区表面形成栅氧化层和