模拟芯视界 | 分立式与集成式差分放大器对比
引言 利用运算放大器（运放）和电阻器网络，可以构建多种实用电路，差分放大器 (DA) 便是其中之一。借助 DA，可以测量两个信号之间的差值，这对于太阳能电池板、移动电源和其他 DC/DC 模块等系统中的电流和电压检测非常有用。此外，许多 DA 可以施加增益，向信号添加基准电压，以及抑制输入信号产生的共模噪声。 DA 主要有两种类型：分立式（使用外部电阻器）和集成式（使用单片或片上电阻器）。本文将通
技术应用
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技术应用技术
MOS管设计防反接电路（收藏）
电子元件大都是使用直流工作，电源线反接就有可能就会烧坏，那电路如何防反接？ 首当其冲我们想到的就是二极管了，运用其单向导通特性可有效防止电源反接而损坏电路，但是随之而来的问题是二极管存在PN节电压，通常在0.7V左右，低电流是影响不明显，但流过大电流时，如流过1A电流其会产生0.7W的功耗，0.7W的功耗发热对元件本身及周边元件的可靠性是个非常大的考验。 可见二极管防反接最大问题是管压降，越低损耗
用Python给Verilog设计自仿进阶：FPGA仿真如何极致压榨CPU
对于许多FPGA/IC工程师而言，设计实现游刃有余，验证仿真却常成短板——传统验证方法面临两难困局：学习UVM需投入大量时间成本，而纯Verilog自仿又会陷入重复造轮子的低效循环。以通信协议仿真为例，仅报文解析就需要重写整套解析逻辑，相当于用Verilog再实现一次协议栈，耗时费力。此时，Python的生态优势便锋芒尽显。其丰富的字符串处理库可直接解析报文，配合Cocotb框架，仅需少量Pyth
CameraLink方案为什么都在上"国产RK3588+FPGA"王炸组合
在高端机器视觉领域，CameraLink接口一直代表着高速与可靠。然而，在RK3588问世之前，高性能的CameraLink视频采集处理方案长期被基于进口DSP+FPGA的架构所垄断。近年来，随着各行业对自主可控与国产化替代的需求日益迫切，市场亟需一颗强大的“中国芯”来打破这一局面。 RK3588一经推出，立即火爆工业自动化、能源电力、安防、通信等行业！得益于8核（4核A76 + 4核A55）、
RK3588 + 国产FPGA，CameraLink视频采集轻松搞定
在CameraLink等专业视频接口领域，技术长期由海外巨头主导，基于进口DSP和FPGA的架构使我国产业面临核心技术和供应链的双重制约。随着国产化要求从政策引导转为硬性标准，市场需要高性能的国产替代方案。RK3588等国产芯片凭借出色性能，成为推动CameraLink技术自主化的重要选择。 RK3588一经推出，立即火爆工业自动化、能源电力、安防、通信等行业！得益于8核（4核A76 + 4核A
一个简单实用的防短路电路
在电源供电设计中，经常出现外接负载电路短路引起供电电路损坏和负载损坏。 因此防短路电路在电路设计中起着保护电路的重要作用。 这次介绍一个简单实用的防短路电路，在实际项目电路设计中可以作为参考。 如图所示：用1个NPN，1个PNP，6个电阻和1个光耦。 当Ui接上电源，晶体管Q2基极电压大于发射集电压，Q2导通；从而Q1基极电压小于发射集电压，Q1导通，Uo=Ui，光耦EL357的1脚和2脚之间压
图文学习PWM，怎么输出直流信号？！
原文整理自《运放秘籍》第三部信号电路与系统新说 PWM是脉冲宽度调制的意思，是一个周期内的高电平时间与周期时间之比，图3-9 所示，它与傅里叶变换有不解之缘。 图3-9 PWM波形 话不多说，直接看1V 1KHz的方波，占空比从10%-90%的波形，见图3-10 ，左边是时域波形，右边是频域波形，周期方波也是由无数个正弦波叠加而成的，我们可以得到几个重要信息： 1)第二行可以看到占空比50%的
ISE14.7安装教程（转）
ISE是Xilinx旗下的FPGA设计套件，界面人性化，操作相对简洁，虽然更新到14.7版本后不再更了，但是还是受很多初学者的喜爱，而且对于一些板子的也只有ISE才能支持。下面附上下载链接和安装教程。 ISE14.7**可在百度云中下载链接：** 原文链接： 在软件安装之前，得准备好软件安装包，可从Xilinx官网上下载： 下载好的软件如下所示： 接下来开始安装ISE14.7软件：
用Cadence Virtuoso IC617仿真工艺库参数
本文将会描述，如何通过V-I特性曲线得出SMIC 0.18um工艺库的工艺参数。 N-MOS的测量 提取数据 上一篇文章已经得到了在不同的vgs下的vds参数曲线。原理图如下。W为220um，L为180um，后面会用到。 为了更精确得到数据，这里改变一下扫描范围，vds范围改为0-2V，vgs范围改为0.6-1.2V，步长设置为0.2V，得出结果如下图。 选择Marker菜单中的Create
BLDC电路中A、B、C相线各自下拉一个几十k电阻的目的是？
在 BLDC 驱动电路里，A/B/C 三相相节点对地接 几十k 下拉电阻，是无感方波控制里最经典、最必要的设计，核心目的只有一个：给反电动势（BEMF）过零检测提供稳定电位基准，同时兼顾安全与抗干扰。 一、核心目的：解决无感控制的「相端浮空」问题（最关键） 无感 BLDC 靠检测三相反电动势过零点判断转子位置，而： 电机静止、低速、上下桥 MOS 全关断时，三相相端是完全浮空的高阻态 浮空相端
看图说话，单频正弦信号与方波信号傅里叶变换是什么样子
原文来自《运放秘籍》第三部 信号电路与系统新说 图3-1 是10v@10Hz的单频正弦信号10sin(2π10t)的时域波形和频域波形，示波器显示的是时域波形，是一个标准的正弦信号。而从频域上看，是一根谱线在10Hz位置的幅值是10V的信号，时域和频域描述的信息是一样的。 图3-1 单频正弦信号与FFT 图3-2 是10V@10Hz的方波信号时域波形和频域波形，示波器显示的是时域波形，是一个标
我用OpenClaw+全开源EDA工具+开源IP，做了一颗SoC
OpenClaw帮我做了件我一直想做的事情。 一直想串一下基于全开源EDA flow的芯片设计流程，但其中有大量的工具的安装和工具flows的使用，需要耗费大量的精力，OpenClaw用了一天时间帮我串了整个流程。 🎯设计目标 基于 PicoSoC 架构的增强版 RISC-V SoC 集成多种常用外设 (UART, GPIO, I2C, PWM, Timer, SPI) 适用于嵌入式控制和物联网
版图设计
集成电路版图设计就是指将电路设计电路图或电路描述语言映射到物理描述层面，从而可以将设计好的电路映射到晶圆上生产。 版图是包含集成电路的器件类型，器件尺寸，器件之间的相对位置以及各个器件之间的连接关系等相关物理信息的图形，这些图形由位于不同绘图层上的图形构成。 版图工程师的职责包括：芯片物理结构分析，逻辑分析，建立后端设计流程，版图布局布线，版图物理验证，联络代工厂提交生产数据。 版图设计方法（从
为了省3颗NMOS，烧了整个电机驱动板！
科普一下：什么是9管电驱控制器？ 无刷电机一般由3个半桥构成，最基本的电路需要6个MOS管，也就是常说的6管控制器，为了增大功率也有采用2管并联当一个管的，于是出现了12管控制器。那么9管控制器是怎么回事呢？您可能猜到了：是半桥中和单臂用双管，另一单臂用单管。——的确如此。那么为何如此设计呢，难道两个臂发热不同？ 这种情况只有1个管工作于PWM状态，损耗较大，另一个管常开，损耗很小。故只有PWM状
case里边居然还有个inside
在SystemVerilog中，经常会用到casex和casez等多分支选择结构，用以忽略case_expression与case_item中x和z的比较，相关内容详见《硅芯思见：【80】casez和casex谁是谁》，但本文介绍SystemVerilog引入的“case inside”结构（推荐使用）与casex和casez还是有一定的区别的，这主要是因为casex和casez会将x或者z作为不
C++ invoke与function的区别
C++ invoke invoke是C++17标准引入的一个函数模板，用来调用可调用对象（Callable Object，如函数指针、函数对象、成员函数指针等）并返回结果。 invoke提供了统一的调用语法，无论可调用对象的类型是什么，都可以使用同一种方式进行调用。 在C++17之前，调用不同类型的可调用对象需要使用不同的语法，比如直接调用函数、使用类对象的运算符重载操作符()来调用函数对象、使用
巧用LEF实现row aware track规划
对于常规的track，通常基于LEF里的pitch，offset就可以直接创建（PS：当然也有invs自动调整的场景，这个需要用户留意），但是由于std-cell 的PG pin的存在，这个对于M1 （std-cell pin layer）track，是有一点小复杂，如果用户想充分利用M1的track，需要一点小技巧，这篇文章采用了了LEF里的一个特性来实现这个目的。闲言少叙，ICer GO！
编写优雅的Verilog：代码风格是数字设计的第一道防线
在数字电路设计的世界里，Verilog不仅是实现功能的工具，更是工程师与工具（综合器、仿真器）、与同事、与未来的自己沟通的桥梁。糟糕的代码风格如同混乱的电路板，线缆缠绕，故障难寻；而优雅的代码风格则像一份精密的施工图，层次清晰，一目了然。它不仅是个人习惯，更是项目成功的第一道防线。 一、结构与可读性：像写文章一样写代码 1. 一致的缩进与格式统一的缩进（建议使用2或4个空格）是代码可读性的基石。
SystemVerilog如何优雅的提升FPGA开发效率
• 前言 • SV的优劣 • 最方便的信号类型（logic） • 定义复杂信号的优雅方式（struct） • 最省心的状态机利器（enum） • 提前发现多驱 • 让数据结构更清爽的秘诀（typedef） • 最常用的批量信号写法（packed array） • 模块通信的终极级懒人包（interface） • 最优雅的头文件（package） • 最懂工程师意图的过程块定义（always）
基于FPGA的USB接口控制器设计（附代码）
导读 比较遗憾的是，USB4的发布时间至今暂未公布。值得注意的是，此次发布的USB4是规范，而并非USB4.0。在此之前，USB Implementers Forum（USB-IF）计划取消USB 3.0/3.1命名，统一划归为USB 3.2。其中USB 3.0更名USB 3.2 Gen 1（5Gbps），USB 3.1更名USB 3.2 Gen 2(10Gbps)，USB 3.2更名为USB 3
