Clock_gating之浅见番外
上次的Clock_gating之浅见的文章发表后，得到了一些热心朋友的反馈，这里就以下几个问题来做进一步的探讨： 1：clock gating max_fanout的限制 在DC里边的命令set_clock_gating_style有一个-max_fanout的选项，这个变量的意思是在创建clock-gating的时候，工具对clock-gating的fanout的一个限制，如果使用如下命令：
电路设计技术专题 · 共 2 篇内容
# DC
「DC」是电子工程与电路设计领域的重要技术专题。纳米网为您深度聚合了 2 篇关于 DC 的硬件电路设计方案、芯片选型参数对比、产业动态研判与原厂参考资料（最近更新于 2026年04月）。核心收录议题涵盖《Clock_gating之浅见番外》《时序电路为什么综合成了latch》等实战工程解析。工程师可结合站内芯片选型库与 Datasheet 资料库进行一站式方案验证。
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时序电路为什么综合成了latch
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(!rstn) a <= 1'b0; else if(!setn) a <= 1'b1; else a <= a; 我们可以看到这段代码有两个特别之处： 同时有异