sv基础：timescale、timeunit、timeprecision
1. 前言 Verilog/System verilog 仿真中的时间单位/时间精度设置是保证仿真设置正确的重要手段,但是很多场景下却常常被忽视。设置不合理会导致诸多问题，例如延时不准确，时钟周期不对，打印信息不准确，验证用例耗费的时间特别长，多模块配合无法发
专栏文章列表（12）
在一些IC公司的围城里面，有人被体制化，但是有些人却奔向了自由
各位粉丝朋友好，距离上一期更新又过去好几天，感谢你还在这里等我。 这几天无意中刷到一个短视频：一位博主被恶心的中年老登压制了多年，最后通过自己策划的多年计划摆脱了该老登走向了自己理想的生活。简直就是现实版的逆袭爽文。 被老登压制，职场霸凌在IC职场并不少见。除
时序电路为什么综合成了latch
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(!rstn) a <= 1'b0; else i
quartus 如何实现IP核的参数化调用
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog编码过程期望通过参数化的方式调用IP核。例如IP的位宽，时延
Qualcomm Snapdragon X2 Elite微架构
简介 高通今年（2025）发布了自己的第三代Oryon核，之前没找到什么资料，最近在Chip&Cheese看到相关的PPT，但我在官方还是没找到这个PPT，所以就先拿CC网站的PPT介绍一下。 Oryon CPU一共集成了3个CPU的cluster，1
讲个SystemVerilog disable语句的坑
01 前言 记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不同EDA工具进行验证，才慢慢接受了。结论是：SystemVe
勤勤恳恳工作很多年，为什么普通ICer当不了总监？
上篇文章提到996的百万年薪和965的六十万年薪，选哪个？ 相当于一部分人选择了六十万965，如果老板知道这点，是不是可以花60w招两个人严格按照965的工作制度执行呢？想想如果拿60w能招到资深的工程师，老板应该乐开花了吧？但是实际上是你真招人的时候，60w
SystemVerilog中的implements和extends真不是一回事儿
在SystemVerilog中，可以通过关键字implements指定实现类关联的接口类，接口类中定义的方法都是pure virtual方法，不能直接创建对象，其中的方法需要在与其关联的对象类中实现，这里需要注意，接口类与其对应的实现类之间的关系不是继承和被继
从应用领域思考，安谋科技如何挥动AI这把利剑
刚刚过去的2025 年 11 月成都 ICCAD 展会上，安谋科技 CEO 陈锋发布“AI Arm CHINA”战略。“AI Arm CHINA”战略的最终价值，在于能否真正渗透至实体经济的关键领域。安谋科技以“周易” NPU、“星辰” CPU、“山海” SP
分享一种常被忽略的芯片死锁
1 前言 2 模型介绍 如图1为该死锁模型，看起来是不是很简单，参与者就两个：master和slave。Master发起request需要slave做一些事情，slave反馈回response告知master这件事做的怎么样了。但就是这样简单的通信场景没有配合
小Tips提升总线验证效率
1. 前言 总线验证会涉及很多Masters和Slaves接口，少则十来个，多则成百上千个，每个口通常都需要挂接对应的VIP来产生激励，如下图示例，有5个Master VIP，4个Slave VIP。挂接的Master VIP用于发起激励，挂接的Slave
case里边居然还有个inside
在SystemVerilog中，经常会用到casex和casez等多分支选择结构，用以忽略case_expression与case_item中x和z的比较，相关内容详见《硅芯思见：【80】casez和casex谁是谁》，但本文介绍SystemVerilog引入