从 IP 开始，学习数字逻辑：FIFO 篇（下）
为 FIFO 编写 testbench 在使用各种手段测试我们的 FIFO ip 之前，我们首先得写一个 testbench。testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句： FIFO，好好干，年底升职加薪。。 激励是不可能这么激励的。激励语句指的是为待测试模块的输入端口信号指定电平状态
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从 IP 开始，学习数字逻辑：FIFO 篇（上）
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip 的使用，会了解一个工程如何组织，如何阅读手册，如何通过仿真结果优化修改自己的设计。本系列就会通过使用一系列的基础 ip，讨论如何组织工程，阅读手册，编写基础的粘合逻辑，testbench 以及功能仿真。 使用 ip 对于数字逻辑方面的工
quartus 如何实现IP核的参数化调用
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog编码过程期望通过参数化的方式调用IP核。例如IP的位宽，时延，部分关键特性期望可以通过参数调用的方式实现，而不是通过打开GUI界面通过手动选择的方式实现。其实实现方式很简单。首先通过手动打开quart
Compass AI 平台何以丝滑？安谋科技“周易” X3 打通端侧大模型开发“最后一公里”
Compass AI **平台何以丝滑？安谋科技“周易” X3 打通端侧大模型开发“最后一公里”** 硬件是端侧 AI 的骨架，而软件生态是其血肉。即使拥有领先的硬件架构，若缺乏易用、开放的软件工具链，开发者仍需面对“适配难、周期长、门槛高”的困境——例如某智能汽车厂商曾为适配一款端侧 NPU，花费 3 个月调试模型兼容性，最终因无法自定义核心算子而放弃。安谋科技“周易” X3 NPU IP 配套
IC是什么
说句实话，我从事这个行业，在我的朋友眼里可能是蛮神秘的，经常有朋友开门见山的问我，你们一天都是干什么的，是不是就是给大家做游戏玩呢。我半开玩笑着说：我们是做给你们游戏机的。朋友一脸懵懂的看着我，眼睛流露出羡慕、疑惑的神情，可嘴里应承着：原来是这样啊。过了一段时间，等见到我，还是一样的问题，你们到底是做什么的啊！ 这个行业，在外人看来就是：加班、熬夜，键盘侠、收入高、有空干活
IIC Shanghai 2026 | 算力浪潮下，Cadence 重塑芯片设计新范式
当前人工智能席卷全球，半导体产业迎来新一轮发展浪潮。与以往依赖制程微缩的发展路径不同，这一轮需要在系统架构、互连技术与数据流动方式等多个层面的全面升级才能满足需求。这使芯片与系统的设计范式正在发生根本性的转变，无论算力规模、数据带宽，还是系统复杂度都远远超出传统设计工具与方法的承载范围。作为半导体产业的基石，EDA/IP 依然是破解当前挑战的关键环节。 在 IIC Shanghai 2026 国际