从 IP 开始，学习数字逻辑：FIFO 篇（下）
为 FIFO 编写 testbench 在使用各种手段测试我们的 FIFO ip 之前，我们首先得写一个 testbench。testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句： FIFO，好好干，年底升职加薪。。 激励是不可能这么激励的。激励语句指的是为待测试模块的输入端口信号指定电平状态
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# IP
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从 IP 开始，学习数字逻辑：FIFO 篇（上）
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip 的使用，会了解一个工程如何组织，如何阅读手册，如何通过仿真结果优化修改自己的设计。本系列就会通过使用一系列的基础 ip，讨论如何组织工程，阅读手册，编写基础的粘合逻辑，testbench 以及功能仿真。 使用 ip 对于数字逻辑方面的工
quartus 如何实现IP核的参数化调用
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog编码过程期望通过参数化的方式调用IP核。例如IP的位宽，时延，部分关键特性期望可以通过参数调用的方式实现，而不是通过打开GUI界面通过手动选择的方式实现。其实实现方式很简单。首先通过手动打开quart