PCIe® 6.0时代，重定时器成刚需
数据中心解决方案业务部产品市场技术工程师Tam Do（杜泽心）
在AI时代，当业界还在为GPU算力的指数级增长欢呼时，一个隐秘的瓶颈正在悄然浮现——目前，AI数据中心面临的瓶颈不再只是运算能力，还包括如何在整个系统中高效地移动数据。
随着PCIe 6.0将数据传输速率推至64 GT/s并采用PAM4（四电平脉冲幅度调制）信令，链路中的损耗、抖动、误码等问题更加突出，信号传输距离和延迟成为关键的设计挑战。
在此背景下，重定时器（Retimer）已从可选辅助技术跃升为AI数据中心不可或缺的基础设施。
针对重定时器在AI数据中心中的重要意义，Microchip数据中心解决方案业务部产品市场技术工程师Tam Do解释道，在大规模GPU集群中，信号完整性限制的影响是多维度的，它不仅会导致链路错误，还会引发一系列连锁反应——链路被迫降速训练、系统时延上升、GPU计算资源被浪费，以及在主板和走线设计上不得不进行代价高昂的过度工程设计。当系统规模不断扩大时，这些问题会逐渐演变为显著的性能和成本挑战。
正是为了应对这一挑战，Microchip推出了XpressConnect™ 重定时器，它可通过极低的额外时延，恢复完整的PCIe Gen 6/CXL 3.1信号裕量，支持更长的传输距离、更灵活的系统拓扑结构和模块化的GPU架构，且不牺牲整体性能。Tam Do评价称：“从战略层面来看，XpressConnect重定时器是实现可扩展、具备成本效率的数据中心解耦式设计的关键使能技术，也是公司端到端数据中心互连产品组合中的核心组成部分。”
低于12纳秒，极致的低时延设计
XpressConnect重定时器的核心突破在于其极致的低延迟设计——引脚到引脚的时延低于12纳秒，相较PCIe 6.0规范降低约80%。
这个超低延迟是如何实现的？根据Tam Do透露的技术细节，XpressConnect 重定时器采用了刻意极简的、仅包含PHY的架构，包括精简的时钟数据恢复阶段、较浅的均衡处理流水线，并且不包含协议层缓冲。它在对信号进行重新生成的同时，并不会成为数据通路中的一个额外流水线阶段。
实际上，这种架构选择并非偶然。在AI训练系统中，低时延设计可直接转化为更高的GPU利用率，因为它减少了同步停顿以及由PCIe引入的等待状态。在大规模部署场景下，客户通常可以看到有效GPU利用率提升中等个位数百分比，同时多GPU系统的扩展效率也有明显改善。“真正的价值并不在于峰值带宽，而在于消除时延的层层累积——正是这些看不见的时延，在悄无声息地浪费宝贵的计算周期，”他表示。
支持CXL 3.1，为AI内存池化铺平道路
在AI领域，CXL 3.1目前正处于高级试点和早期量产阶段，主要由超大规模云厂商和系统架构师推动，他们正在为机架级内存池化（rackscale memory pooling）和可组合基础架构（composable infrastructure）做准备。虽然CXL 1.1和CXL 2.0已经开始大规模出货，但CXL 3.1才是真正指向大规模AI内存解耦的发展方向。
据Tam Do介绍，XpressConnect重定时器是这一转变的关键使能技术。虽然XpressConnect本身并不实现CXL协议，但是通过延长传输距离、恢复信号完整性，并且将额外时延控制在12纳秒以内，使内存池化在物理层面成为可能。由于CXL与PCIe共享相同的物理接口，借助XpressConnect，CXL内存设备可部署在机箱级甚至机架级位置，却不会破坏CXL.mem（专用于主机到设备的内存读写）对时延的严格要求。从而为下一代AI系统提供可落地、可扩展的内存池化方案。
该能力在AI时代具有革命性意义。在传统架构中，CPU、GPU和加速器之间的内存资源是相对孤立的，CXL则通过实现动态内存池共享，使AI系统能够更高效地优化其资源。XpressConnect重定时器正是让这种资源池化在物理层面成为现实的关键桥梁。
这座桥梁的价值，不仅体现在技术可行性上，也体现在对客户总体拥有成本（TCO）的实质性降低上。
降低客户TCO，加快产品上市，避免供应商锁定
在超大规模数据中心运营商日益警惕供应商锁定的背景下，XpressConnect重定时器凭借符合行业标准的“即插即用”设计，既能缩短产品导入周期，又能通过供应链多元化降低长期成本。
XpressConnect重定时器通过降低工程类一次性投入成本（NRE）、简化系统验证流程，并支持更低成本的电路板、线缆和系统拓扑结构，从而直接帮助客户降低TCO。“在大规模部署场景下，这体现为SKU数量减少、良率提升及运营风险降低。”Tam Do补充说：“Microchip还通过经过验证的参考设计、深度的生态系统互操作性，以及ChipLink工具套件，显著加快了产品的上市进程，大幅缩短了系统bringup、调试和量产前阶段的周期。最终，客户能够在不牺牲开放性和架构灵活性的前提下，实现更快的系统部署。”
除此之外，XpressConnect重定时器还可与PCIe Gen 3、Gen 4与Gen 5平台集成，支持灵活的通道分割配置（1×16、2×8与4×4），符合广泛采用的重定时器封装布局设计规范，在帮助客户避免供应商锁定的同时，提供热插拔支持与端到端数据完整性等企业级功能。
差异化优势与战略定位
QYResearch 2026年6月22日发布的最新报告显示，2025年全球用于AI服务器的PCIe重定时器芯片市场价值为4.93亿美元，预计到2032年将达到21.33亿美元，在2026-2032年预测期内的复合年增长率为23.6%。快速增长的市场规模，从侧面印证了重定时器在AI数据中心架构中的战略地位正在迅速提升。
在PCIe 6.0重定时器市场竞争日益激烈的背景下，XpressConnect的差异化优势不仅体现在对标准的支持上，更体现在架构层面的时延领先性上。Tam Do强调称，XpressConnect小于12纳秒的端到端时延、面向CXL 3.1的优化设计，以及确定性行为，使其特别适合AI与以内存为中心的互连架构——在这些系统中，时延会快速累积并放大性能影响。
该技术优势并非孤立存在。Microchip通过提前参与PCIe标准制定、连贯的多代互连技术路线图和系统级使能能力，将XpressConnect™ 嵌入端到端数据中心产品组合：与3纳米Switchtec PCIe Gen 6交换机、Adaptec® SmartRAID控制器和主机总线适配器（HBA）及Flashtec™ NVMe控制器协同工作，建立预先验证且具互通性的架构。
正如Microchip公司副总裁兼数据中心解决方案业务部总经理Brian McCarson所说，“XpressConnect重定时器旨在成为AI服务器的高性能神经中枢，通过降低延迟、改善高密度GPU集群的连接性，帮助客户构建更具可扩展性和能效的架构，让数据中心架构师能够回收闲置资源、提升平台整体效率。”
面向PCIe 7.0的演进
PCIe 6.0的部署方兴未艾，但技术的演进从未止步。下一代PCIe 7.0预计将进一步压缩物理层传输窗口，对重定时器芯片的时延控制与能效提出更高挑战。PCIe 7.0的原始比特率达128 GT/s，本质上是对物理层时序窗口的极大压缩。
当速率推升至128 GT/s，铜线传输距离受信号衰减与通道损耗限制更加明显，尤其在需要跨机架互连的AI集群架构中，物理距离与散热管理逐渐成为系统设计瓶颈。Tam Do认为，在128 GT/s的速率下，重定时器不仅要具备极高的抖动容限和信号恢复能力，还必须避免自身成为系统中的时延瓶颈或散热瓶颈。XpressConnect在面向PCIe 7.0的演进中具备天然优势，因为其设计理念——最小化流水线深度、确定性的超低时延，以及仅在PHY层进行信号再生——可以从现有PCIe 6.0设计直接扩展并满足PCIe 7.0的要求。
尽管具体的Gen 7产品仍需随着标准的成熟逐步推出，Microchip的技术路线图已经明确围绕系统级协同设计展开，确保未来的XpressConnect产品能够持续支撑可扩展、低时延的PCIe与CXL互连架构。
小结
从PCIe 5.0到6.0再到即将到来的7.0，数据传输速率的每一次跃升都在将物理层的挑战推向新的极限。重定时器已从“锦上添花”的辅助技术，成长为AI数据中心不可或缺的基础设施组件。XpressConnect系列以其极致低延迟、对CXL的原生支持，以及面向未来的架构演进能力，在这一轮升级浪潮中占据了独特的战略位置。
评论区
登录后即可参与讨论
立即登录