1. 前言
Verilog/System verilog 仿真中的时间单位/时间精度设置是保证仿真设置正确的重要手段,但是很多场景下却常常被忽视。设置不合理会导致诸多问题，例如延时不准确，时钟周期不对
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处芯积律，而后知所至。一个芯片人的技术和行业研究分享。
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各位粉丝朋友好，距离上一期更新又过去好几天，感谢你还在这里等我。 这几天无意中刷到一个短视频：一位博主被恶心的中年老登压制了多年，最后通过自己策划的多年计划摆脱了该老登走向了自己理想的生活。简直就是现
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有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(! -
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog -
简介 高通今年（2025）发布了自己的第三代Oryon核，之前没找到什么资料，最近在Chip&Cheese看到相关的PPT，但我在官方还是没找到这个PPT，所以就先拿CC网站的PPT介绍一下。 -
01 前言 记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不
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上篇文章提到996的百万年薪和965的六十万年薪，选哪个？ 相当于一部分人选择了六十万965，如果老板知道这点，是不是可以花60w招两个人严格按照965的工作制度执行呢？想想如果拿60w能招到资深的工
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在SystemVerilog中，可以通过关键字implements指定实现类关联的接口类，接口类中定义的方法都是pure virtual方法，不能直接创建对象，其中的方法需要在与其关联的对象类中实现， -
刚刚过去的2025 年 11 月成都 ICCAD 展会上，安谋科技 CEO 陈锋发布“AI Arm CHINA”战略。“AI Arm CHINA”战略的最终价值，在于能否真正渗透至实体经济的关键领域。 -
1 前言 2 模型介绍 如图1为该死锁模型，看起来是不是很简单，参与者就两个：master和slave。Master发起request需要slave做一些事情，slave反馈回response告知ma -
1. 前言 总线验证会涉及很多Masters和Slaves接口，少则十来个，多则成百上千个，每个口通常都需要挂接对应的VIP来产生激励，如下图示例，有5个Master VIP，4个Slave VIP -
在SystemVerilog中，经常会用到casex和casez等多分支选择结构，用以忽略case_expression与case_item中x和z的比较，相关内容详见《硅芯思见：【80】casez和