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用Python给Verilog设计自仿进阶：仿真器是如何工作的？一文看懂时序模型

用Python给Verilog设计自仿进阶：仿真器是如何工作的？一文看懂时序模型

很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握大量新的内容。而单纯使用Verilog自仿又难以满足需求，以报文仿真为例，我们需要解析报文，若仅依赖Verilog自仿，就相当于要自己编写一个报文解析模块，工作量非常庞大。而Python在数据处理方面则更加高效，如果加以利用，完全可以快速构建一个完整的仿真模型。Cocotb

2026-04-14 Verilog Python Cocotb 45 0

用Python给Verilog设计自仿（一）：Cocotb环境初探

1前言 很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握大量新的内容。而单纯使用Verilog自仿又难以满足需求，以报文仿真为例，我们需要解析报文，若仅依赖Verilog自仿，就相当于要自己编写一个报文解析模块，工作量非常庞大。而Python在数据处理方面则更加高效，如果加以利用，完全可以快速构建一个完整的仿真模型。Coc

2026-04-13 Cocotb Verilog Python 47 0
用Python给Verilog设计自仿（11）：协程、阻塞勘误及AXIS开源验证剖析

用Python给Verilog设计自仿（11）：协程、阻塞勘误及AXIS开源验证剖析

前言 在上一篇文章中，我们提到相同协程是阻塞的，不同协程是并发的这一说法。然而，这种理解存在偏差，所以第一个现象并不像我们之前想象的那样。今天，我们将专门梳理协程的概念，深入剖析其本质，以纠正上次关于协程与阻塞的说明。 案例说明 下面我将介绍一种非常典型的现象 for i in range(2):    await device_to_host_source.send(frame)    for 

2026-04-12 Python Verilog Cocotb 52 0