自研芯片，到底"自研"了什么？
车企造芯，已经不算新闻了。但很少有人认真拆过：一家以整车和软件见长的公司，究竟是怎么把一块 5nm、1280 TOPS 的车规 SoC 真正送上车的——尤其是，当它宣称这是"自研"的时候，"自研"这两个字到底覆盖了多少环节。 理想汽车的马赫 M100 是一个很值得拿来当样本的案例。2026 年它正式量产，单芯片算力 1280 TOPS、算力利用率 82%、5nm 车规工艺。这些数字本身已经足够亮眼
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国内唯一完备处理器IP货架+专用EDA工具的企业，完成近亿元融资
在摩尔定律逼近物理极限的后摩尔时代，芯片算力的提升已不再单纯依赖晶体管数量的堆砌，而是转向了对“极致效率”的追求。在这一背景下，DSA（面向特定场景优化的先进架构） 被公认为下一代计算芯片的关键路径。 近日，国内DSA处理器赛道迎来重磅资本加持。隼瞻科技宣布完成近亿元天使+轮融资。本轮融资引入了英飞尼迪资本、白云金控、深圳中小担创投、厚天资本、华盖资本、嘉誉创投等多家知名机构，老股东毅达资本与达泰
Cadence 携手 TSMC 加速新一代 AI 芯片设计
此次深化合作将 Cadence 的战略“让设计成就 AI，让 AI 驱动设计”拓展至 TSMC 的 N3、N2、A16 和 A14 工艺节点 开发“代理就绪”的数字和模拟设计流程，整合代理式 AI，实现目标导向的 PPA、可靠性和生产力优化。 Cadence 经 TSMC 认证的数字、定制/模拟、3D‑IC 和签核平台可减少设计迭代次数并缩短流片周期。 客户积极开发基于 TSMC 3n
线上直播研讨会 | CadenceTECHTALK: Redefining Circuit Design Efficiency with ML-Driven EM Optimization
在当今高风险挑战的现代电路设计领域，工程师正面临着前所未有的压力——日益紧迫的项目交付期限与更繁重的工作负荷，使传统耗时费力的手动电磁（EM）调优成为难以承受的瓶颈。未来的趋势，属于自主化、AI 赋能的优化技术。 Cadence 诚邀您参加本次线上研讨会，我们将展示一套尖端的工作流程，全面革新您在无源器件设计中的实践方式。会议将演示 Cadence EMX Designer、EMX Planar