基于basys2用verilog设计多功能数字钟（重写）
前言 自从学习FPGA以来，唯一做过的完整系统就是基于basys2得多功能数字表。记得当时做的时候也没少头疼，最后用时间磨出来了一个不是很完整的小系统，当时还是产生了满满的成就感。现在回头看来，先不说功能实现的如何，首先代码书写满是不规范，其中犯得最多的一个问题就是把verilog当C来写。所以，我决定趁着寒假自由支配的时间比较多，决定重写多功能数字时钟，算是对我大二第一学期以来
可编程逻辑器件与高速并行数字处理 · 共 30 篇内容
# FPGA
FPGA（现场可编程门阵列）通过可配置逻辑块（CLB）、高速 SerDes 收发器与 DSP 切片，提供超低延迟的硬件级并行信号处理能力。广泛用于通信基带、工业多轴伺服控制、高速数据采集、视频图像拼接及 ASIC 原型验证。 纳米网专题目前已聚合 30 篇深度内容（覆盖嵌入式开发、电路设计等方向，最近更新于2026年04月），代表性技术议题包括《基于basys2用verilog设计多功能数字钟（重写）》《用Python给Verilog设计自仿（一）：Cocotb环境初探》等。
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用Python给Verilog设计自仿（一）：Cocotb环境初探
1前言 很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握大量新的内容。而单纯使用Verilog自仿又难以满足需求，以报文仿真为例，我们需要解析报文，若仅依赖Verilog自仿，就相当于要自己编写一个报文解析模块，工作量非常庞大。而Python在数据处理方面则更加高效，如果加以利用，完全可以快速构建一个完整的仿真模型。Coc
基于FPGA的VGA静态图片显示
ZYNQ算是Xilinx的一款比较高端的板子了，上面有以太网接口、USB2.0/OTG、HDMI双向接口，SD卡槽，而且板子内部还嵌入了ARM，上面可以跑linux，价格也不菲。刚开始查了一下手册了解到板子晶振是50Mhz，然后试了半天就是没有把VGA驱动起来，后来在仔细查了一下手册，这款板子在某种情况下板子提供的是125Mhz引脚为L16，然而我不知道怎么用50Mhz，那就直接
fpga实现音频预加重（pre-emphasis）滤波器
1预加重滤波器的作用 在语音信号中，声门波激励和口鼻辐射效应共同导致语音信号的高频分量能量要比低频分量弱。预加重（Pre-emphasis）的目的就是：1 .提升高频分量，平衡语音频谱，使得高频特征更加明显，便于后续的特征提取（如MFCC）。2.消除发声过程中口唇辐射的影响。3.在一定程度上抑制工频干扰。 2 预加重滤波器的使用场景 语音识别前端处理作用：这是预加重最经典和最重要的应用。平衡频
如何学习FPGA（转）
一、入门首先要掌握**HDL（HDL=verilog+VHDL**）。 第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。
用Python给Verilog设计自仿进阶：FPGA仿真如何极致压榨CPU
对于许多FPGA/IC工程师而言，设计实现游刃有余，验证仿真却常成短板——传统验证方法面临两难困局：学习UVM需投入大量时间成本，而纯Verilog自仿又会陷入重复造轮子的低效循环。以通信协议仿真为例，仅报文解析就需要重写整套解析逻辑，相当于用Verilog再实现一次协议栈，耗时费力。此时，Python的生态优势便锋芒尽显。其丰富的字符串处理库可直接解析报文，配合Cocotb框架，仅需少量Pyth
RK3588 + 国产FPGA，CameraLink视频采集轻松搞定
在CameraLink等专业视频接口领域，技术长期由海外巨头主导，基于进口DSP和FPGA的架构使我国产业面临核心技术和供应链的双重制约。随着国产化要求从政策引导转为硬性标准，市场需要高性能的国产替代方案。RK3588等国产芯片凭借出色性能，成为推动CameraLink技术自主化的重要选择。 RK3588一经推出，立即火爆工业自动化、能源电力、安防、通信等行业！得益于8核（4核A76 + 4核A
ISE14.7安装教程（转）
ISE是Xilinx旗下的FPGA设计套件，界面人性化，操作相对简洁，虽然更新到14.7版本后不再更了，但是还是受很多初学者的喜爱，而且对于一些板子的也只有ISE才能支持。下面附上下载链接和安装教程。 ISE14.7**可在百度云中下载链接：** 原文链接： 在软件安装之前，得准备好软件安装包，可从Xilinx官网上下载： 下载好的软件如下所示： 接下来开始安装ISE14.7软件：
SystemVerilog如何优雅的提升FPGA开发效率
• 前言 • SV的优劣 • 最方便的信号类型（logic） • 定义复杂信号的优雅方式（struct） • 最省心的状态机利器（enum） • 提前发现多驱 • 让数据结构更清爽的秘诀（typedef） • 最常用的批量信号写法（packed array） • 模块通信的终极级懒人包（interface） • 最优雅的头文件（package） • 最懂工程师意图的过程块定义（always）
基于FPGA的USB接口控制器设计（附代码）
导读 比较遗憾的是，USB4的发布时间至今暂未公布。值得注意的是，此次发布的USB4是规范，而并非USB4.0。在此之前，USB Implementers Forum（USB-IF）计划取消USB 3.0/3.1命名，统一划归为USB 3.2。其中USB 3.0更名USB 3.2 Gen 1（5Gbps），USB 3.1更名USB 3.2 Gen 2(10Gbps)，USB 3.2更名为USB 3