波鸿鲁尔大学等发布随机化缓存开销与限制研究
波鸿鲁尔大学、马克斯·普朗克安全与隐私研究所和佐治亚理工学院研究人员实现四种随机化缓存设计，并集成到多核乱序RISC-V SoC。FPGA评估显示，延迟与关键路径造成频率和性能损失，资源开销因设计而异。
开源指令集架构与处理器核 · 共 2 篇内容
# RISC-V
RISC-V 是基于精简指令集（RISC）原则的开源指令集架构（ISA），凭借模块化指令扩展、免授权费与高度可定制化优势，正从 IoT 边缘计算、无线连接 MCU 快速向车规级控制芯片（ASIL-B/D）、AI 协处理器及服务器高性能计算演进，是中国本土芯片设计实现架构自主化的关键赛道。 纳米网专题目前已聚合 2 篇深度内容（覆盖电路设计等方向，最近更新于2026年11月），代表性技术议题包括《波鸿鲁尔大学等发布随机化缓存开销与限制研究》《我用OpenClaw+全开源EDA工具+开源IP，做了一颗SoC》等。
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我用OpenClaw+全开源EDA工具+开源IP，做了一颗SoC
OpenClaw帮我做了件我一直想做的事情。 一直想串一下基于全开源EDA flow的芯片设计流程，但其中有大量的工具的安装和工具flows的使用，需要耗费大量的精力，OpenClaw用了一天时间帮我串了整个流程。 🎯设计目标 基于 PicoSoC 架构的增强版 RISC-V SoC 集成多种常用外设 (UART, GPIO, I2C, PWM, Timer, SPI) 适用于嵌入式控制和物联网