vcs+verdi仿真Verilog代码
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下： //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C ); always @ ( pose
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# VCS
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VCS编译Xilinx仿真库
VCS+Verdi的组合是EDA仿真中必备神器，以前只会用Vivado自带的仿真器或者Modelsim来进行仿真，但用了VCS+Verdi后，就不想再用vivado自带的仿真器了，Verdi看波形、追信号实在是快太多了。 首先就是要用VCS把xilinx的仿真库都编译一遍，这样才能用vcs进行仿真。 打开vivado，在Tools下面有个Compile Simulation Libraries.