PE和EE为什么经常互相甩锅？
在芯片厂里，PE和EE互相甩锅，几乎是制造现场最有生命力的传统项目。 PE，也就是Process Engineer，工艺工程师。EE，也就是Equipment Engineer，设备工程师。 一个管工艺结果，一个管机台状态；一个盯参数、良率、recipe、工艺窗口；一个盯报警、硬件、PM、UPTIME、部件寿命。 表面上看，两边都是为了产线稳定。但一旦异常出现，双方就很容易站到“对面”。 不是因
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# 良率
关于「良率」的技术文章、设计资料与工程师讨论，持续更新。
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先进制程芯片的研发和生产，究竟难在哪里？
先纠正一个常见误解：3nm、5nm 不是尺子上真实的线宽，更像是工艺代际名称，代表晶体管密度、功耗、性能、设计规则和量产能力的一整套升级。公开资料看，台积电 3nm FinFET 工艺已在 2022 年进入高量产阶段，2nm N2 也已在 2025 年第四季度进入量产，并开始采用 nanosheet 晶体管结构。 所以问题的核心不是“能不能做出 3nm”，而是：能不能高良率、低成本、稳定地做出几千
SK海力士HBM混合键合良率取得突破，但成本挑战仍存
据韩媒thelec最新报道，在4月28日于首尔举行的一场半导体会议上，SK海力士技术负责人金钟勋（Kim Jong-hoon）透露，公司应用于HBM的混合键合（Hybrid Bonding）技术良率较两年前已显著提升，12层堆叠产品的验证工作已经完成，目前正致力于提升大规模生产的产量。 随着HBM技术的演进，堆叠层数不断增加，工艺复杂性也急剧上升，从而推动了封装技术的持续创新。HBM封装技术已从采
集成电路制造中的缺陷检测
在追求极致性能与极小特征尺寸的集成电路制造领域，任何微小的异常均可能导致芯片失效。这些异常，即制造缺陷，是影响最终产品良率、性能与可靠性的直接因素。缺陷并非呈现单一形态，而是在晶圆经历上百道工艺步骤的过程中，不断演化、累积并显现，构成一幅复杂的图景。 一、缺陷分类 前端制程（Front End of Line, FEOL）是集成电路制造中形成晶体管等核心有源器件的阶段。在这一纳米尺度的精密制造过
多重曝光给良率挖了多少坑？
本文介绍了多重曝光技术对良率的影响。 良率是决定先进制程芯片能不能卖、赚不赚钱的核心，从来不是制造端一个环节的事，从设计、光刻、架构到封装，全链路都是博弈。 摩尔定律走到下半场，拼的不是谁能做更小的晶体管，而是谁能把良率玩明白。 1. 先搞懂：良率到底是怎么算出来的 先给良率一个人话定义：一片晶圆上能通过测试的合格芯片，除以总芯片数，这个比值就是良率。 良率损失本质上就三个来源：工艺偏差、设计限制