后段互连的微缩之路：越来越细的铜线与越来越低的电容
本文介绍了通过引入低k介质、新型金属材料和采用双大马士革工艺降低电阻电容。 在芯片制造的前端，晶体管越做越小、越做越快；但在后段，负责连接这些晶体管的铜导线，却面临着一个尴尬的局面——线宽越缩越细，电阻反而越来越大。这就是后段互连微缩的核心矛盾。 展示的是2024年到2032年后段互连的微缩路线图。横轴是触点间距，纵轴是金属间距，两个数字都在持续缩小。2024年时金属间距还有20-22纳米，预
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# 背面供电
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连苹果都成潜在客户？Intel 18A-P 到底藏了多少硬货
原标题：解析Intel 18A-P工艺细节：相比18A有何不同?很适合HPC应用? 关注半导体先进制造工艺的读者应该知道，Intel 18A工艺量产已经有段时间了——Panther Lake(酷睿Ultra 3代)及Clearwater Forest(至强6+)都用上了该工艺;前者相比主要基于TSMC N3的Arrow Lake的性能与能效提升还是有目共睹的。Intel 18A工艺的同家族演
DTCO与STCO都是什么？
本文将详细介绍DTCO（设计-工艺协同优化）与STCO（系统-工艺协同优化）。 随着半导体工艺制程不断向3nm及以下演进，一个越来越清晰的趋势是：单纯依靠缩小晶体管尺寸来提升性能的传统路径，已不再像过去那样有效。在这一背景下，DTCO（设计-工艺协同优化）与STCO（系统-工艺协同优化）先后走上前台，成为延续芯片性能增长的关键方法论。 发展背景 过去几十年，半导体性能提升主要依赖“工艺驱动”：制程
重磅官宣！1.2nm 制程正式落地
台积电在昨日举办的2026 北美技术论坛上，公布了其直至 2029 年的通用制程技术路线图。本次发布的核心亮点包括：名为 A12 与 A13 的 1.2nm、1.3nm 级制造工艺、对 N2 家族出人意料的延伸版本 N2U，以及截至 2029 年暂无计划在任何工艺节点使用高数值孔径极紫外光刻（**High-NA EUV**）。而本次技术公告中最值得关注的一点，或许是台积电正式确立了面向新一代工艺节