原标题：解析Intel 18A-P工艺细节：相比18A有何不同?很适合HPC应用?
关注半导体先进制造工艺的读者应该知道，Intel 18A工艺量产已经有段时间了——Panther Lake(酷睿Ultra 3代)及Clearwater Forest(至强6+)都用上了该工艺;前者相比主要基于TSMC N3的Arrow Lake的性能与能效提升还是有目共睹的。Intel 18A工艺的同家族演进版，18A-P去年就已经出现在了Intel Foundry的产品路线图上。
部分外媒上个月报道过Intel 18A-P的更新信息，比如引入两种新的晶体管选择、更严格的工艺变量控制、更出色的散热表现、可达成更高的性能或更低的功耗;相同设计同功耗下性能提升9%、同性能下功耗降低18%。甚至有传言说苹果都因此成为了Intel 18A-P工艺的潜在客户。
在VLSI 2026研讨会之前，Intel特别就18A-P工艺在媒体会上做了说明，让我们难得的有机会从粗线条视角获得半导体尖端制造技术的一手信息，了解该工艺相较原版Intel 18A的变化。想了解技术细节的读者可留意Intel在VLSI研讨会期间公开的更多技术paper或我们的后续报道。
已量产的Intel 18A工艺回顾
电子工程专辑此前在做Panther Lake技术解析时大致谈过Intel 18A工艺。“自Panther Lake去年发布至今，我们正顺利实现产能爬坡”和“良率的持续提升，我们计划这一趋势还将持续到今年底。”Intel Foundry副总裁Chris Auth在媒体会上说。这代工艺技术的亮点主要包括了RibbonFET晶体管和PowerVia背面供电技术。
其中的RibbonFET也就是GAA栅极四面环抱器件结构——GAAFET是2nm以后，所有具备尖端制造工艺水平的foundry厂都将采用的器件结构。Chris再度强调了Intel 18A所用的RibbonFET器件为4片Ribbon(或称nanoribbon，也就是nanosheet)，而非其他foundry常见的3片，因此“提供更大的驱动电流”，“这对高性能计算类型的应用而言很重要”。
而PowerVia同样是业界公认的趋势，也是业内BSPD背面供电技术的率先实践，将尺寸较大的电源线路更多地移到晶圆的另一侧，不仅降低信号线路可能遭遇的干扰、有利于提升单元利用率，而且电源线路移到背面之后也能拉近与晶体管的距离、减少封装到晶体管的压降，“为高频电路提供干净的电流”。
此前Intel提供的数字是，Intel 18A相较Intel 3的每瓦性能提升>15%，单位性能功耗降低>25%，芯片器件密度可实现30%的提升。除此之外，电子工程专辑并未对Intel 18A工艺做更多追踪。
这里补充少量VSLI 2025期间的信息。Tom's Hardware去年针对Intel 18A的详细报道还提到了18A提供180CH(180nm)单元高度的HP库(高性能库)和160CH(160nm)的HD库(高密度库)，用于适配不同功耗和性能需求的场景。
所用“第二代RibbonFET”结构器件有8档Vt可选(4个Vt配对的NMOS/PMOS)——跨度180mV，“基于偶极子的功函数调节”实现;同时“仍展现出强大的电气性能”，“包括陡峭的亚阈值斜率以及在Id-Vg和Id-Vd曲线上表现良好的驱动电流”。
PowerVia背面供电带来的价值则包括：简化了信号和电源线的布线，晶体管密度提升8%-10%，“正面金属层”Rc改善12%，压降改善“多达10倍”。Paper还提到PowerVia具备出色的可靠性和稳定性，能够承受恶劣工作环境...
其他制造工艺方面的细节还包括EUV光刻配合PowerVia整体减少了光罩总数，简化了前端金属工艺，M0-M2甚至能采用单次EUV曝光，降低BEOL工艺复杂度;背面金属层具备低电阻、高导热特性，结合载体晶圆键合优化方法和背面散热，提高晶体管的散热效率。
可能更多人关注的CD关键维度数字，包括CPP、金属间距、库高度等，本文就不列了——感兴趣的同学可以在网上找一找资料。不久前，极客湾和谈三圈就器件结构和物理尺寸维度对Intel 18A和另外两家的2nm工艺也做过简单对比，可做参考。
我们在媒体问答环节，也问到Intel对18A/18A-P工艺与竞争对手2nm器件密度对比相关问题。Chris是这么说的：“Intel 18A和18A-P更偏向高性能计算应用，而竞争对手更多地面向移动领域。移动领域所用die尺寸、单元高度都小很多，因为这类应用并没有那么追求高频率和功耗。”
“一旦涉及到真正的高性能，就需要更大的晶体管，更大的ribbon宽度，这样才能驱动互连堆栈。”Chris谈到，“我们的160CH单元，相较竞争对手的高性能计算产品还是相当有竞争力的。”
18A-P相比18A有何不同?
Intel 18A-P工艺是18A工艺家族的“首次性能提升”，Chris形容18A-P为Intel 18A的超集(superset);CD关键物理尺寸基本一致，包括两种单元高度、CPP 50nm等。但与此同时18A-P“提升了性能，也增加了更多特性”。具体的新特性和性能、能效提升，汇总如下图所示：
新特性方面，18A-P工艺增加面向低功耗与高性能的器件选择;其中包括一个采用所谓dual contact(双接触)方法的低电阻器件——“我们称之为Power Boost”;在ULVT和LVT之间，新增第5种逻辑Vt对(logic Vt pair，一组NMOS与PMOS的阈值电压组合)——能让设计具备更出色的灵活性和更大的适用范围;
skew corner(工艺偏差角，由于制造偏差产生的process corner之间的速度差异)收紧33%;及对应改善了工艺变量。Chris对工艺skew corner的偏差与变量控制做了解释：“对于设定单一目标频率的芯片产品，客户当然希望尽可能少的变量(very tight constrained variation，或指更好的一致性)。比如“因为NMOS/PMOS的Vt variation降低，就能减少设计余量(guard banding)”。
而在性能和能效表现方面：18A-P在相同性能下可至多降低18%的功耗，或相同功耗的情况下9%的逻辑模块性能提升——这里的“fully routed block level”性能提升，应该是指已经完成P&R的逻辑模块，可达成的性能提升数字。
Chris还强调了新工艺降低了热阻(热阻改善20-40%)，也就是晶体管产生的热量更容易被导出、热点温度更低、温度梯度更小。“我们在这上面花了很多时间，尤其是借助背面电源布线可确保将能量或热从晶体管排出。”另外，部分性能关键路径via层的电阻降低了10-30%。
对于设计客户而言，Intel 18A-P是完全向前兼容的：基于18A的设计可以在不做任何调整的情况下，平移到18A-P;Chris说18A-P也继承了18A的易用性和可靠性。
新特性与性能变化细节
有关性能和能效提升，Intel给出了上面这张PPT：该曲线图横轴表示频率，纵轴表示功耗。在相同的Arm核新子模块设计下，Intel 18A-P工艺在0.55V-0.95V Vdd工作电压全区间段实现了性能和能效的提升。同为0.75V工作电压，18A-P相同功耗下性能相较18A提升大约9%，相同性能时功耗下降约18%。
“其他电路设计也会看到类似的功耗和性能变化;180CH与160CH单元皆有此表现。”另外Chris在媒体会上似乎有提到一句，该测试基于所有逻辑Vt对器件，包括“中间”档Vt选项——即介于ULVT和LVT之间的新选择，后文会进一步提到。
有关前文提到的18A-P引入新器件，是指面向低功耗应用新增W1、W1.5器件尺寸选项，面向有更高性能需求的应用新增W3P器件。上面这张图是抽象过的标准单元俯视图，“18A工艺的高性能库有两种宽度的器件选择(W3, W2，指S/D diffusion区域的横向尺寸)，高密度库有三种(W3, W2, W1)。”
Chris谈到，“18A-P引入了新的器件。面向低功耗类型应用，180CH单元库新增W1，160CH单元库新增介于W1和W2之间的W1.5。”“针对高性能计算则引入了W3P，用到了双接触(dual contact)。”后文会解释所谓的“双接触”。如此一来，“从低功耗到高性能，芯片设计者也就有了各种选择。”
上面这张图给出了180CH单元库，基于不同宽度器件的环形振荡器频率与电容(经过归一化)之间的关系，其中就有18A-P节点新增的W1, W3P，以及各器件与18A节点的对比。
它整体反映了相同器件尺寸下，18A-P的器件速度比18A更快。“包括W2, W3的载流子迁移率提高，让18A-P实现了性能的提升。”“新增的双接触W3P则在相同电容的情况下实现了明显更为出色的性能。”——W3P大概率会成为Intel 18A-P在HPC领域开拓市场的一大关键特性。
上图最右侧是RibbonFET器件的SEM剖面图，能明确看到4条沟道和源极(source)扩散区。在没有背面触点(back side contact)的情况下——也就是在18A工艺节点之下，电流需要全部“汇聚经过前面触点(front side contact)，导致了大量拥挤”，接触电阻Rc增大。Chris说，因此需要“开启另一扇门”，即得益于背面互连实施的“直接背面触点”。这就是W3P器件所谓的“双接触”。
如此一来，“电流可选择通过的通道，而不是只流经前面”;“更低的电阻，自然能够驱动更高的电流”，也就实现了性能的提升。尤为值得一提的是，Chris说W3P器件性能提升是“免费(free)”的，因为原本的前面触点所占位置已经足够，背面触点故而并不增加单元面积，相比W3“没有面积惩罚”，而只是利用到了PowerVia垂直路径。
还有18A-P引入了新的Vt对——在LVT和ULVT之间增加了ULVTLL，定位是超低Vt、低漏电器件;针对所有的器件，作为第5种逻辑Vt组合提供给芯片设计者，也就是让设计者能够更加细粒度地调节速度与漏电。“芯片设计有了更高的灵活性。”
最后是散热解决方案方面的提升——这可能也是Intel 18A-P预备面向HPC类应用时需要在意的关键问题。上图包含了背面供电、器件、金属层——注意因为芯片倒装(flip-chip)及背面供电工艺的关系，图中的下方实际上是芯片的正面金属层，而上方就是背面互连。
“针对18A-P工艺，我们做了两件事。一是减薄了热载体晶圆(thermal handler wafer)，并且采用了新材料，降低了热阻。”我们尚不能确定thermal handler wafer具体是什么，它可能相关于PowerVia制造工艺过程中，需要用于支撑晶圆、承担散热路径的载体晶圆——这实际上还涉及到后续步骤对该载体晶圆的处理问题了…
另外，Chris还提到Intel引入了新的具备热感知能力的EDA工具，基于对热源的判断来增加扩展互连或via，以期将热更快地导向基板。这就相关于当下EDA/IP厂商常说的“可靠性是设计出来的”趋势了，即涵盖thermal profile, current density等可靠性分析在设计流程中的前置，实则也是后摩尔时代的必然。
更多VSLI研讨会上的议题
前文给出的PPT已经提到Intel 18A-P工艺当前进入到风险试产(risk production)阶段。Chris说：“工艺状态良好，我们有信心开始量产爬坡。”基于Intel Foundry秉持的“信任(trust)”原则，分享Intel 18A-P工艺的更多技术细节、状态、时间，应当也是Chris所说的满足客户想要“可预测的计划表”的表现了。
根据Intel Foundry前些年的节点迭代节奏，Intel 18A-P工艺相较18A应当也会成为更广泛面向外部设计客户的产品节点——尤其如前文所述，在良率和产能有保障的前提下，18A-P在现如今大热的AI HPC应用领域市场潜力将会是巨大的。
不过我们所知的相关18A-P工艺的上述信息，整体上还是偏粗线条的。Chris在媒体会上预告说Intel Foundry将在VLSI研讨会上分享更多该工艺的细节。
不止于18A-P，Intel预计还会分享其他有关GAA器件、背面供电的技术paper，比如前文提到的背面供电如何带来10倍动态压降减少、5-6%的频率增益或>15%的动态功耗降低、对密度与成本的价值、系统层面带来的提升、存在的挑战和解决方案;还有加上GAA之后，获得的更多性能与能效收益等...
更偏未来技术探索的方向上，Intel Foundry还会就单元折叠的CFET、GaN + Si的集成(GaN功率器件与硅基逻辑的集成)、BEOL钌互连(sRu，减成法钌互连)的潜力探讨等内容做分享——其中的不少在半导体技术相关顶会上，也是Intel及其他市场参与者普遍在谈的常见话题了，去年我们就做过报道。待有更多公开信息时，电子工程专辑会就其中的热点做更进一步的介绍。
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