在人工智能热潮中，一个特别富有成果的研究方向，是电子设计自动化（EDA）工具中出现 AI 辅助工作流，例如 Cadence Maestro。开发此类基础模型的公司之一是 Cognichip，该公司于 9 月推出了 Artificial Chip Intelligence（ACI），这是专为半导体工程开发的专有 AI 模型。ACI 部署了覆盖半导体物理和芯片设计原则的“业界最大训练数据集”。
ACI Enterprise 是 Cognichip 的可部署平台，将这些专用模型与智能体工作流、项目记忆以及用于 AI 推理的计算基础设施结合起来。该公司将 ACI 的方法描述为自学习飞轮，即一个持续演进的设计环境，将规格、寄存器传输级（RTL）和验证结果汇聚在一起，以构建满足功耗、性能和面积（PPA）目标、并逼近帕累托极限的设计。据海外媒体报道，Cognichip 就相关情况作了进一步介绍。
Cognichip 首席产品官 Stelios Diamantidis 在接受海外媒体采访时表示：“我认为，我们数据集中的训练样本已经超过 1000 万个，这些样本要么是我们直接设计的内容，要么是通过我们的合成技术生成的。我们发明了为半导体设计创建合成训练样本的新方法。非常重要的是，既然我们拥有了这些经过表征的数据样本，我们也必须发明新模型来捕获这些数据；我们还必须发明新的训练流水线，以便将训练数据映射到模型本身。”
自学习飞轮
Cognichip 表示，ACI 可以分析规格、探索微架构选项、生成 RTL、验证设计、识别并修复功能问题，以及优化设计以满足 PPA 目标。该系统还可以集成现有 IP 模块，甚至生成 FPGA 实现。原则上，ACI 使工程师能够专注于产品需求和架构决策，而由 ACI 处理大量逻辑实现和验证工作。
Diamantidis 在解释 ACI 如何在工程师选择首选设计之前开发和评估多个架构方案时表示：“构建规格、构建 RTL、估算 PPA、执行优化、运行验证，所有工作都可以完成。我们并不是要把设计人员变成验证引擎；我们的系统具有自验证能力，因此我们希望设计人员专注于设计，而我们的系统不仅执行任务，还会验证这些任务。”
由于 ACI 作为自学习飞轮运行，Cognichip 称工程师可以重新审视早期的架构决策并修改设计，而无需从头开始整个开发流程。
Diamantidis 解释说：“架构、微架构、RTL，在认知系统中所有抽象层都是对齐的，因此微架构的变化基本上会自动反映到 RTL 中，反之亦然。RTL 中的变化也会自动反映到微架构中。”
Cognichip 表示，公司已参与 40 多个客户合作项目，包括瑞萨和 SiTime 的项目。该公司称，这些合作覆盖广泛的芯片设计类型，从微控制器和加密引擎，到网络处理器、RISC-V CPU 和 AI 加速器。
为了说明 ACI 的能力，Cognichip 提到了一项与一家未具名的领先无晶圆厂半导体公司开展的评估。该客户提供了一份现有的 55 页微架构规格，ACI 利用该规格探索架构选项、从零开始开发 RTL，并集成中间件和其他组件。该公司称，该系统还生成了 SystemVerilog 测试平台，运行仿真，识别并纠正错误，并以超过 90% 的 UVM 覆盖率完成功能验证收敛。Cognichip 表示，整个流程仅用了 10 天，只需要一名工程师。相比之下，Cognichip 称，如果用传统方法完成同样的工作，需要一个完整的前端设计团队，耗时约 20 周。
不过，仍有几个重要注意事项。首先，客户已经提供了一份详细的 55 页微架构规格，因此该平台并非从一张白纸开始。其次，Cognichip 没有披露该设计的复杂程度，因此难以评估实际完成了多少工作，或者更准确地说，处理了多少工作。最后，所报道的加速适用于前端工程，而非整个芯片开发流程；芯片开发流程还包括物理实现、流片、制造和硅验证。
基于充分依据的猜测与预测
在功能开发、完成已验证 RTL 与准备可制造芯片设计之间，存在很大差别。尽管 Cognichip 的 ACI 可以开发微架构、生成 RTL 并针对 PPA 优化设计，但该平台不执行物理实现。布局规划、布局布线、时钟树综合、物理验证和签核等任务，仍需要楷登电子、新思科技和西门子 EDA 等公司的传统电子设计自动化（EDA）工具。
Diamantidis 表示：“目前我们不进行物理实现。因此，布局布线是在我们的系统之外完成的。”
这一区别很重要，因为一个满足预估 PPA 目标的架构，在物理实现之后可能无法达到这些目标。例如，一个预期在 1 GHz 下运行且功耗为 15 W 的设计，在工程师考虑互连延迟、时钟分配、缓冲需求、拥塞和其他物理效应后，最终可能只能以 800 MHz 运行，功耗达到 20 W。此类偏差可能需要修改 RTL，甚至修改基础架构要素，然后再次进行验证和物理实现。在某些情况下，这些迭代可能消耗数周或数月的工程时间。
Diamantidis 表示：“这个循环在时间上非常昂贵。因为你跨越了设计边界，并且要运行很长的时间，等等。”
Cognichip 称，ACI 可以通过在实现开始前预测架构决策带来的物理后果，减少这些高成本迭代。Diamantidis 表示，该公司已使用内部开发并经过表征的半导体设计来训练模型，使 ACI 能够在前端开发阶段估算 PPA 特性，并识别潜在的架构权衡。
“我们训练的模型具备对完整物理栈可见性的理解，因此这些模型能够在前端设计阶段预测 PPA。我们可以在进入物理实现之前识别出这些权衡。”
例如，ACI 可能建议用单个时分复用 FIFO 替换两个独立 FIFO，以降低功耗，但会牺牲部分性能。Diamantidis 用这个假设场景来说明平台如何在工程师确定某个具体实现之前评估架构替代方案。
Diamantidis 解释说：“如果你想在这里以损失 10% 频率为代价来节省功耗，就把为两个不同任务准备的两个 FIFO 合并，变成一个 FIFO，然后让两个功能在这个 FIFO 上进行时分复用。”
Cognichip 称，ACI 不仅可以估算此类变化带来的即时 PPA 影响，还可以估算其对物理实现的潜在影响。
“这些权衡现在变得可见，因为我们基本上可以实时告诉设计人员，其中一些影响会对下游寄生参数、下游拥塞以及各类效应产生什么作用。”
ACI 背后的总体思路是，在 RTL 到达物理设计工程师之前解决潜在的架构问题，而不是等待实现结果后再修改架构。
Diamantidis 表示：“我们的预期是，不会再出现‘因为没有达到这个目标，或者因为遇到拥塞问题，所以让设计人员重新做一次’这类返回给设计人员的循环。”
然而，这些预测的准确性至关重要。Cognichip 称，相对于传统 EDA 工具在物理实现布线前阶段得到的结果，其模型对某些 PPA 特性的预测误差约为 10%。
Cognichip 使用 1,200 个开源设计评估了其技术，并将其预测结果与通用 AI 模型的预测结果进行了比较，这些通用模型包括 Anthropic 的 Claude Opus 和谷歌的 Gemini。他表示，通用模型的误差约为 50% 至 100%，具体取决于指标；而 Cognichip 的模型将预测误差降低到 10% 左右。
Diamantidis 表示：“通用模型在预测延迟方面表现并不好。所以，我们把误差降到 10% 以内。再说，10% 是因为想想看，我们是在 RTL 层面运行。我们几乎没有多少物理信息，对吧？”
不过，这里有一个重要区别。Cognichip 报告的准确性指的是布线前物理实现结果，而不是最终的布线后特性。实际布线会引入互连和供电寄生参数，以及其他可能改变时序和功耗的物理效应。因此，所报告的 10% 预测误差并不一定意味着，ACI 生成的设计在物理实现和签核之后能够实现其预估的 PPA 目标。
另一个问题是，ACI 能够在多大范围的架构和制造技术上提供这样的准确性。尽管 Cognichip 表示，其模型纳入了半导体物理并考虑了与工艺相关的特性，但该公司并未披露其支持哪些代工节点，也没有披露预测精度在不同节点之间如何变化。
Diamantidis 解释说，一些架构决策在很大程度上与制造技术无关，而另一些决策则随着开发推进，越来越依赖目标工艺节点。
阅读全文，请访问：https://www.tomshardware.com/tech-industry/semiconductors/cognichip-reveals-how-its-new-ai-assisted-program-can-slash-chip-design-times-from-months-to-days-automating-labor-intensive-tasks-cuts-design-time-down-chief-product-officer-explains
来源: 海外媒体
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