神经网络加速3nm纳米片SPICE仿真（慕尼黑工大）

2026-10-26 17:05 作者：创芯观察电路设计 9 次阅读

论文解读：这项研究用神经网络为3nm纳米片晶体管建模，预测漏极电流和多种电荷，并将其用于标准单元库表征。与传统BSIM-CMG晶体管紧凑模型相比，该模型能在保持较低延迟和功耗估计误差的同时显著加快仿真与收敛，可作为现有紧凑模型的有效替代，适合大规模SPICE仿真和复杂电路设计流程。

慕尼黑工业大学研究人员发表了《基于神经网络的晶体管建模用于超快SPICE仿真和标准单元库表征》。

摘要：

基于神经网络（NN）的晶体管模型已被证明是加速器件建模的有前景方案。尽管这些模型在电路仿真中展现出显著加速，但它们尚未在芯片设计标准EDA工具流程中的复杂任务里得到严格测试，而这些任务要求非常高的晶体管模型精度，以提供准确结果并正确收敛。为探究其全部潜力与前景，我们开发了基于神经网络的晶体管模型，可准确预测3nm纳米片的漏极电流与多种电荷，并将这些模型用于标准单元库表征。这使我们能够在广泛的SPICE仿真范围内评估精度与加速效果，并将我们的模型与业界标准实现进行基准对比。由于标准单元库表征涉及数千次SPICE仿真，它是衡量晶体管模型质量和一致性的良好基准。为进一步评估模型精度，我们还对各种复杂电路执行模拟级和数字级仿真。实验表明，基于神经网络的模型是现有晶体管紧凑模型的有效替代方案，能够产生准确的延迟和功耗估计，并且与基于Verilog-A的业界标准（BSIM-CMG）晶体管紧凑模型相比，具有更高的速度和更短的收敛时间。我们的神经网络在多种电路上的延迟误差低于0.11%，总功耗误差为0.76%，同时在标准单元库表征期间耗时最多缩短至八分之一。此外，我们提供了关于神经网络精度的全面信息与指导，揭示了神经网络规模及其对电路仿真精度的影响关系。

技术论文见此。2026年10月

Novkin, Rodion, and Hussam Amrouch. “NN-Based Transistor Modeling for Ultra-Fast SPICE Simulation and Standard Cell Library Characterization.” arXiv, October 2026. https://doi.org/10.48550/arXiv.2610.31024 许可

arXiv:2610.31024v1 [cs.ET] 2026年10月22日

基于神经网络的晶体管建模，用于超快速SPICE仿真与标准单元库表征

Rodion Novkin

Hussam Amrouch

注：Rodion Novkin 与 Hussam Amrouch 就职于慕尼黑工业大学；TUM 计算、信息与技术学院；AI处理器设计教席；慕尼黑机器人与机器智能研究所，德国慕尼黑（电子邮箱：rodion.novkin, amrouch@tum.de）。

神经网络加速 3nm 纳米片 SPICE 仿真（慕尼黑工业大学）

基于神经网络（NN）的晶体管模型已被证明是加速器件建模的一种有前景的解决方案。尽管这些模型在电路仿真中表现出显著的加速效果，但它们尚未在芯片设计标准 EDA 工具流程中的复杂任务里经过严格测试，而这些任务要求极高的晶体管模型精度，以提供准确结果并正确收敛。为探究其全部潜力与前景，我们开发了基于神经网络的晶体管模型，能够准确预测 3 nm 纳米片的漏极电流和多种电荷，并将这些模型用于标准单元库表征。这使我们能够在非常广泛的 SPICE 仿真范围内评估精度和加速效果，并以行业标准实现为基准进行对比。由于标准单元库表征涉及数千次 SPICE 仿真，因此它是晶体管模型质量和一致性的良好基准。为进一步评估模型精度，我们还对各种复杂电路进行了模拟级和数字级仿真。实验表明，基于神经网络的模型是现有晶体管紧凑模型的有效替代方案，与基于 Verilog-A 的行业标准（BSIM-CMG）晶体管紧凑模型相比，能够以更快的速度和更短的收敛时间产生准确的延迟和功耗估计。我们的神经网络在多种电路的延迟和总功耗评估中分别实现了低于 0.11% 和 0.76% 的误差，同时在标准单元库表征过程中耗时最多可减少 8 倍。此外，我们还提供了关于神经网络精度的全面信息和指导，揭示了神经网络规模与其对电路仿真精度影响之间的关系。

索引词：神经网络、晶体管模型、电路仿真、标准单元库表征、静态时序分析

I 引言

准确的晶体管模型对于半导体行业至关重要，因为从各类电路的设计到仿真等多种复杂任务都需要它们。伯克利短沟道 IGFET（BSIM）[1,2] 是行业标准模型，通常用于执行这些任务。BSIM 依赖基于物理的方程来准确复现晶体管的底层行为，使该模型在精确建模器件特性方面具有出色表现。然而，开发能够准确描述器件工作底层物理的解析解通常非常耗时，并且需要大量领域专业知识，因为在先进5纳米以下节点和新兴技术中，晶体管行为变得越来越复杂，先进晶体管结构带来的多种新效应和新挑战开始出现。此外，所有新效应都必须无缝集成到现有 BSIM 代码中并在此基础上构建，且不能改变模型既有行为，这不可避免地在已有的数百个拟合参数之外引入额外拟合参数，并大幅增加器件仿真时间。最后，如果未能正确捕捉底层物理，基于解析的模型甚至可能无法为所需晶体管特性提供正确输出，从而导致电路行为出错。

近年来，基于神经网络的紧凑型晶体管建模受到了广泛关注，因为神经网络具有学习复杂数据模式的能力。神经网络可以逼近任意函数[3]，而无需学习底层物理过程，并能针对由神经网络训练所用数据和输入参数范围决定的特定工作条件，有效地创建完全独立、紧凑的模型。矩阵乘法在大多数神经网络架构中普遍存在，其简洁特性使紧凑模型有可能大幅降低模型复杂度，从而缩短电路仿真所需时间；若再对基于神经网络的晶体管模型和 SPICE 求解器进行 GPU 加速，仿真时间还可进一步缩短。

在多种晶体管类型和技术上，多项先前工作[4, 5, 6, 7, 8, 9]成功展示了基于神经网络的独立紧凑建模方法的出色性能。尽管多层感知器（MLP）是器件特性建模的常见选择，其他架构，例如 Kolmogorov-Arnold 网络（KAN）[10]、图神经网络（GNN）[11] 和语义分割网络[12]，也得到了探索。除纯神经网络紧凑建模外，还提出了多种利用神经网络修正低保真基于方程模型输出的混合方法[13, 14, 15]。最后，基于知识的神经网络（KNBB）近期被引入并扩展[16, 17, 18]，这类网络允许神经网络通过基于经验的物理方程学习相关量，甚至支持一定的训练后校准。

大多数基于神经网络的晶体管模型在漏极电流、栅极电流、电荷和配对电容等重要晶体管特性上表现出高精度和良好的拟合能力，从而在不同复杂度的电路仿真中取得了准确结果[4,5,15,8,9,18]。然而，大多数采用神经网络晶体管模型的电路仿真仅在非常有限的电路集上展示了与工业标准参考模型的视觉吻合。此外，大多数研究仅关注 nMOS，而未公开 pMOS 模型的来源和实现。因此，从未对基于神经网络的晶体管模型在电路仿真中的性能进行过全面且有统计依据的评估。由于标准单元库表征涉及数千次 SPICE 仿真，覆盖各种电路、容性负载和转换斜率，它为晶体管模型的鲁棒性、精度和收敛性提供了有力基准。标准单元库表征和静态时序分析（STA）是 EDA 流程中基于 SPICE 的关键基础任务，需要准确的晶体管模型以实现精确的时序和功耗评估。机器学习此前已被用于老化分析、标准单元库表征以及功耗/延迟估计[19,20,21,22,23,24,25]。然而，神经网络从未在晶体管层面被用作模型。因此，尚不清楚它们能否为复杂电路仿真产生精确的延迟和功耗值，以及神经网络的精度和规模会如何影响后续延迟和功耗估计的精度。

本文的主要贡献如下：第一，我们首次展示了基于神经网络的晶体管模型在标准单元库表征以及功耗和时序签核估计中的速度和精度，使用标准 EDA 工具和多种电路，将 nMOS 和 pMOS 神经网络晶体管模型与 3nm 纳米片工业标准实现进行基准对比。第二，我们采用 71 个组合和时序单元进行了 1701 次 SPICE 仿真，每次仿真包含 7×7 的转换斜率-容性负载组合，在所有仿真中，延迟和单元功耗估计的平均相对误差分别达到 0.06% 和 0.33%。

（3）利用生成的库，我们对12个工业电路进行时序和功耗签核评估，门数从70到104286不等；其中基于神经网络的晶体管模型在延迟估计上的相对误差低于0.11%，在总功耗估计上的相对误差为0.76%。

（4）我们对一个完整的16位除法器和一个1001级NAND环形振荡器（RO）进行SPICE电路仿真，两者分别由5270个和4004个晶体管组成，仿真加速分别达到最高10倍和43倍。

II 基于神经网络的晶体管建模方法

下文将描述所选器件和数据集的生成过程。用于晶体管建模的NN架构以及训练算法（包括转换、损失和误差函数）将在第II-B节中介绍。标准单元库表征和电路分析的仿真设置详见第II-C节。完整的实验流程如图1所示。

图1：基于预训练网络的NN晶体管模型用Verilog-A实现。然后，所有晶体管模型用于标准单元库表征，生成的库用于时序和功耗签核估计，并与行业标准BSIM-CMG进行比较。

II-A 数据集生成