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# 仿真

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用Python给Verilog设计自仿(11):仿真的玄学问题——协程、阻塞、 事件驱动、时间驱动

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前言 在使用 cocotb 编写测试时,很多人可能都会遇到一些让人困惑的现象:比如说,你明明在发送一帧完整数据之后,加了 await RisingEdge(clk) 想等待 5 个周期再发下一帧,但在波形上却发现帧与帧之间并没有间隔;或者你在别的地方加了 Timer 也没起作用更甚至cocotb直接卡住不动了;又或者明明指定了发包数,却提前结束了。 这些现象的背后,其实不是 cocotb 出了问题

如何学习FPGA(转)

一、入门首先要掌握**HDL(HDL=verilog+VHDL**)。        第一句话是:还没学数电的先学数电。然后你可以选择verilog或者VHDL,有C语言基础的,建议选择VHDL。因为verilog太像C了,很容易混淆,最后你会发现,你花了大量时间去区分这两种语言,而不是在学习如何使用它。当然,你思维能转得过来,也可以选verilog,毕竟在国内verilog用得比较多。     

用Cadence Virtuoso IC617仿真工艺库参数

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本文将会描述,如何通过V-I特性曲线得出SMIC 0.18um工艺库的工艺参数。 N-MOS的测量 提取数据 上一篇文章已经得到了在不同的vgs下的vds参数曲线。原理图如下。W为220um,L为180um,后面会用到。 为了更精确得到数据,这里改变一下扫描范围,vds范围改为0-2V,vgs范围改为0.6-1.2V,步长设置为0.2V,得出结果如下图。 选择Marker菜单中的Create