FPGA漫谈PCI-E：TLP包
前言 本系列不会从零讲PCIe，也不会照搬规范条款，标准文档已经够厚，这里更像是一份工程师视角下的PCIe手边笔记 ， 以更简洁的方式记录PCIe的关键点。 TLP包 由于PCIe-DMA的实现始终在事务层通过TLP包完成，因此深入理解TLP包的构成至关重要。 TLP包所在位置 在PCIe协议的传输层中，TLP包的结构相较于链路层与物理层的报文而言，最为简单清晰。 TLP的结构 TLP的结构
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基于FPGA的均值滤波算法的实现
前面实现了基于FPGA的彩色图像转灰度处理，减小了图像的体积，但是其中还是存在许多噪声，会影响图像的边缘检测，所以这一篇就要消除这些噪声，基于灰度图像进行图像的滤波处理，为图像的边缘检测做好夯实基础。 椒盐噪声（salt & pepper noise）是数字图像的一个常见噪声，所谓椒盐，椒就是黑，盐就是白，椒盐噪声就是在图像上随机出现黑色白色的像素。椒盐噪声是一种因为信号脉冲强度引
quartus 如何实现IP核的参数化调用
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog编码过程期望通过参数化的方式调用IP核。例如IP的位宽，时延，部分关键特性期望可以通过参数调用的方式实现，而不是通过打开GUI界面通过手动选择的方式实现。其实实现方式很简单。首先通过手动打开quart
睿擎平台 FPGA 高速通信：DSMC 总线读写实战
在工业控制和数据采集场景中，处理器与 FPGA 之间的高速数据交换是一个常见需求。传统方案通常采用 SPI（速度受限，一般 < 10Mbps）或 PCIE（带宽高但引脚多、设计复杂）。有没有一种方案，既能达到 几十 MB/s 的带宽，又只需要少量引脚，设计简单？ 今天分享一个基于 睿擎派 RC3506 的方案——利用 RK3506 芯片内置的 DSMC（Double Data Rate Se
高云半导体车规家庭又增新成员，22nm GW5AT-LV60UG225A0成功通过AEC-Q100认证
颁证仪式 近日，高云半导体基于 22nm 先进工艺平台打造的车规级 FPGA 产品——GW5AT-LV60UG225A0，成功通过国际公认的汽车电子可靠性标准 AEC-Q100 Grade 1认证。这标志着高云半导体在汽车电子领域取得了又一里程碑式的突破，为此，高云半导体与长期合作伙伴——国内领先的第三方验证分析服务机构苏试宜特共同举行了庆贺仪式暨战略合作研讨会。 苏试宜特可靠度工程部部长蔡甦谷向
高云半导体荣获“2025电子元器件行业优秀汽车电子芯片国产品牌企业”大奖
获奖 近日，备受行业瞩目的“2025年度华强电子网优质供应商&电子元器件行业优秀国产品牌”评选结果正式揭晓。广东高云半导体科技股份有限公司（以下简称“高云半导体”）凭借其在车规级芯片领域的技术创新与市场突破，成功斩获“2025电子元器件行业优秀汽车电子芯片国产品牌企业奖”。 此次获奖的核心产品——GW5AT-LV138UG324AA0高性能车规级FPGA，代表了国产大容量车规芯片的里程碑式
基于FPGA的彩色图像转灰度算法实现
将彩色图像转化为灰度的方法有两种，一个是令RGB三个分量的数值相等，输出后便可以得到灰度图像，另一种是转化为YCbCr格式，将Y分量提取出来，YCbCr格式中的Y分量表示的是图像的亮度和浓度所以只输出Y分量，得到的图像就是灰度图像了。我在这里选择第二种方法实现。 YCBCr是通过有序的三元组来表示的，三元由Y（Luminance）、Cb（Chrominance-Blue）和Cr（Chrom
第八届复微杯2026大学生电子设计大赛火热报名中
复微杯大学生电子设计大赛，是由上海复旦微电子集团股份有限公司打造的高校品牌赛事，自2019年启动以来，已成功举办七届。第八届复微杯全面升级产学研协同机制，特邀示范性微电子学院产学融合发展联盟作为指导单位。 主办单位：上海复旦微电子集团股份有限公司 承办单位：复旦大学微电子学院 协办单位：（排名不分先后） 浙江大学集成电路学院 上海交通大学集成电路学院 东南大学集成电路学院 电子科技大学
开源AFX-SATA-DMA 控制器：高速存储接口的完整实现（附源码）
前言 开源 AFX-SATA-DMA 控制器：高速存储接口的完整实现（附源码） SATA 的开源并不是我的主要目的。这个项目最初的出发点，其实是想借此验证和实践 cocotb 仿真的完整流程，以及构建一套自主可控的 FPGA 开发工具链。可以说，是为了这点醋，才包了这顿饺子。不过既然 SATA 协议都已经实现出来了，索性就把它开源出来。开源的好处是双向的：对大家来说，可以借此深入学习SATA 协议
复旦微电子集团精彩亮相2026第二届商业航天产业发展大会暨商业航天展
3月17日至18日，以“创新跃迁，筑梦太空”为主题的2026第二届商业航天产业发展大会暨商业航天展，在深圳国际会展中心（宝安新馆）成功举办。上海复旦微电子集团股份有限公司携抗辐照系列产品与解决方案精彩亮相。 作为汇聚商业航天顶尖专家与领军企业的高端平台，大会吸引了200+参展企业、10000+观众，集中呈现商业航天领域的最新技术成果，打造了高水平学术交流与产业合作场景。 本次展会，复旦微电子展出
国产芯实力！复旦微电子亮相第十四届中国电子信息博览会
4月9-11日，第十四届中国电子信息博览会（CITE2026）在深圳会展中心（福田）盛大启幕。复旦微电子集团携FPGA、PSoC、存储产品、宇航解决方案及FPAI系列产品等最新技术重磅亮相，全方位展示国产核心芯片与系统解决方案。 本次展会的焦点，是复旦微电子新一代异构融合可重构智能芯片FMZQ400TAI。单芯片集成8核高性能处理器+卧龙架构NPU+大容量FPGA，峰值AI算力达128TOPS
set_input_delay中-add_delay的作用
在设置input_delay时，我们经常会使用下面的方式： set_input_delay -clock clk -min 2 [get_ports data_in] set_input_delay -clock clk -max 4 [get_ports data_in] 但有时也会在后面增加一个-add_delay的参数： set_input_delay -clock clk -max 2.1
FPGA计算3行同列数据之和
实验：FPGA**计算3**行同列数据之和 实验要求：PC机通过串口发送3行数据（一行有56个数据，3行共有56*3=168个数据）给FPGA，FPGA计算3行同一列数据的和，并将结果通过串口返回给上位机。 实现方法：使用两个FIFO IP Core，将串口接收到的数据进行缓存，当第一个FIFO1的数据存满后，将FIFO1的数据读出来给FIFO2，当FIFO2的数据存满时，当前两个FIFO的数据和
高性能存储硬件推荐：FMC-FPGA扩展卡（含SATA+NVMe源码）
前言 在做 FPGA 存储接口实验 时，经常会遇到一个尴尬的情况：开发板自带的存储接口要么数量有限，要么干脆没有。而市面上自带 SATA 或 NVMe 的 FPGA 开发板本来就非常少见，就算有，价格也往往高得离谱。这样一来，如果想要同时研究 SATA 和 NVMe，就会变得异常麻烦。 很多人可能会想到通过扩展卡来解决，但现实是：存储接口类的 FMC 扩展卡本来就很少见，同时覆盖 SATA +
基于basys2驱动LCDQC12864B的verilog设计图片显示
前言 在做这个实验的时候在网上找了许多资料，都是关于使用单片机驱动LCD显示，确实用单片机驱动是要简单不少，记得在FPGA学习交流群里问问题的时候，被前辈指教，说给我最好的指教便是别在玩这个了，多看看关于FPGA方面的书籍，比做这个单片机做的东西价值强多了。现在想来确实，自从学习FPGA以来，看过的书没有多少，只是想做个什么了，就在网上找找例程，照抄下来，把算法推理一遍，下个板子实现
“王炸”登场：全国产RK3588 + FPGA平台，解锁6TOPS强悍AI算力！
在智能化浪潮席卷千行百业的今天，高性能、高灵活度且自主可控的嵌入式AI计算平台已成为产业升级的核心驱动力。近期，我发现有一款被誉为“王炸组合”的全国产化解决方案值得推荐，它就是国产ARM + FPGA（RK3588J + Titan-2）工业开发板。 （点击视频，1分钟解锁RK3588 + FPGA王炸组合的高光时刻！） 创龙科技RK3588 + FPGA开发板新品上市，紫光同创Titan-2或X
基于basys2用verilog设计多功能数字钟（重写）
前言 自从学习FPGA以来，唯一做过的完整系统就是基于basys2得多功能数字表。记得当时做的时候也没少头疼，最后用时间磨出来了一个不是很完整的小系统，当时还是产生了满满的成就感。现在回头看来，先不说功能实现的如何，首先代码书写满是不规范，其中犯得最多的一个问题就是把verilog当C来写。所以，我决定趁着寒假自由支配的时间比较多，决定重写多功能数字时钟，算是对我大二第一学期以来
解锁：利用Efinix FPGA 开发板解决ML图像处理痛点
*全新的 FPGA 架构方法带来了更精细的控制和更大的灵活性，以满足机器学习 (ML) 和人工智能 (AI) 的需求。本系列文章包括两部分，*讨论了开发板与外部器件和外设（如摄像头）的连接，以及如何利用 FPGA 消除图像处理的瓶颈。 从工业控制和安全到机器人、航空航天和汽车，FPGA 在许多应用中扮演着重要角色。凭借可编程逻辑内核的灵活性及其广泛的接口能力，FPGA在可以部署机器学习 (ML)
小心玩上瘾！这块FPGA开发板真是面面俱到！
文章**概述** Alchitry Au FPGA是一块专为学习、项目原型设计与高性能逻辑开发打造的 FPGA开发板。它搭载 Xilinx Artix‑7 XC7A35T‑1C 芯片，提供超过 33,000 个逻辑单元（LUT）与 256MB DDR3 RAM，在同类产品中具备非常强的处理能力与灵活性。 本文将带你全面了解这款开发板的硬件配置、外设资源、片上
用Python给Verilog设计自仿（一）：Cocotb环境初探
1前言 很多FPGA/IC工程师擅长设计，但在仿真方面较为薄弱。我认为主要问题在于，完整的仿真实现学习成本较高，如学习UVM需要掌握大量新的内容。而单纯使用Verilog自仿又难以满足需求，以报文仿真为例，我们需要解析报文，若仅依赖Verilog自仿，就相当于要自己编写一个报文解析模块，工作量非常庞大。而Python在数据处理方面则更加高效，如果加以利用，完全可以快速构建一个完整的仿真模型。Coc