睿擎派 FPGA-AD7606 扩展板 · 新品上架——工业级多通道数据采集，即插即用
🔥 为什么选它？ 国产高性能 FPGA 紫光同创 PGL22G，40nm 工艺，21K LUT4 逻辑资源，板载 256MB DDR3 缓存，支持 FlexBus/DSMC 高速并行总线。 工业级 8 通道同步采样 ADI AD7606，16 位精度，每通道 200kSPS，±5V/±10V 软件可配，1MΩ 高阻抗输入，内置 ±16.5V 钳位保护。 零 CPU 干预的高速传输 通过 DSMC/
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# FPGA
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让FPGA赋能边缘计算开发，从哪儿起步？
算力是智能世界的核心驱动力之一，这是不争的事实。值得注意的是，如今算力的部署，其重心正加速从云端向网络边缘侧迁移，因此不依赖高带宽资源、能够在更靠近数据源的地方实现智能决策、实时响应的边缘计算业已成为行业的热点，得以快速发展。 支撑边缘计算的快速演进，必然需要相应的算力器件作为硬件平台。在这方面，开发者有多种技术选择，其中FPGA作为一种硬件可编程、低延迟、高能效的异构算力方案，日益体现出独特的价
43年前失败的Apple Lisa，居然被FPGA复活了
最近，硬件玩家 Alex Anderson-McLeod 用一块 FPGA，成功“重制”了 1983 年的 Apple Lisa —— 也就是苹果第一台真正意义上的 GUI 图形界面电脑。 很多人以为 Macintosh 才是苹果 GUI 的起点，其实 Lisa 才是真祖。 只是当年它卖到 9995 美元，放到今天相当于 3 万多美元，最终因为价格太离谱、软件生态太少而失败。 但有意思的是：
智启未来 · 联动万物｜2026 Microchip华北技术创新研讨会·沈阳站
准备好与我们的资深专家一起探索智能、互联与安全解决方案的精彩世界了吗？ 在 AI 加速落地、产业持续升级的今天，汽车电子、工业自动化、智能机器人正在对高可靠、低延迟、强交互的芯片方案提出更高期待。 这一次，我们把最前沿的技术与最真实的应用，带到沈阳。 本次研讨会，您将收获什么？ ✅ 全面了解 Microchip MCU 与 MPU 最新特色芯片从高性能到低功耗，掌握新一代控制与计算平台如何助力复
高云半导体3G SDI IP，为高清视频应用提供更高性价比方案
广东高云半导体科技股份有限公司（以下简称“高云半导体”）今日宣布，其自主研发的3G SDI（串行数字接口）接口IP核心已完成全面测试并正式向市场发布。为展示该IP的成熟度与稳定性，高云半导体同步推出了一套基于Arora V家族FPGA的SDI转HDMI高清视频演示方案，旨在为广播电视、医疗影像、安防监控、视频会议及工业视觉等领域提供高效、低延迟、长距离传输的国产化替代方案。 关于SDI：专业视频传
莱迪思112亿重磅收购！
芯片 + 可自定义固件 5月6日消息，美国低功耗FPGA龙头莱迪思（Lattice，市值约1137亿元）昨日宣布，计划以16.5亿美元（约112亿元人民币）收购私募股权公司THL Partners持有的固件大厂AMI。 AMI 是 American Megatrends Inc.（美商安迈）：平台固件（BIOS/UEFI）+ 服务器远程管理（BMC）+ 安全固件 领导者，覆盖 PC、服务器、云端与
一个FPGA生态，打通多种高速视频接口
PolarFire® FPGA助力4K / 8K机器视觉快速落地 如果您正在做高速成像或机器视觉系统开发，那么好消息来了——只用一套PolarFire FPGA生态，就能同时搞定SDI、SLVS-EC 和 CoaXPress™接口！ PolarFire FPGA 通过统一的平台，大幅简化设计流程，让复杂的视频接口开发变得更高效、更可控。 三种方式，全面加速您的下一代设计 SDI Rx/Tx I
聚统战智慧 献发展良策｜华大半导体召开AI浪潮下的“芯思考”研讨会
为深入贯彻落实国家人工智能发展战略，系统推进公司AI战略布局，充分发挥统一战线凝聚人心、汇聚力量的强大法宝作用，近日，华大半导体召开“爱企业 献良策 做贡献”主题活动暨AI浪潮下的“芯思考”研讨会。公司党委书记、董事长孙劼出席会议并讲话，副总经理赵毅，各部门主要负责人及各所投资企业的30余名党内外专家骨干参会。 孙劼指出，人工智能是培育发展新质生产力的核心引擎，更是公司实现从“跟跑”向“并跑”
FPGA的图像处理算法
从今天开始，我将陆续推出FPGA的图像处理算法，并且包括matlab的图像处理算法与建模。
FPGA基础：一文吃透CRC算法（下）——CRC硬件加速原理深度解析
前言 在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成一整套带异或操作的组合逻辑来实现 CRC 算法，而不去深入理解其原理——只知道可以这样用。事实上，在大多数情况下，确实不需要了解 CRC 的具体实现方法，这种黑盒化的使用方式在低频窄位宽场景下确实可行。 但是，当你的系统时钟非常高，例如 800MHz、1GHz，且数据位
FPGA问答系列--Vivado Schematic中的实线和虚线有什么区别？
前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，如果问题多的话就每周整理一期，如果问题少就每两周整理一期，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。 Q：Vivado Schematic中的实线和虚线有什么区别？ A：以下图为例：下面的schematic种，有实线也有虚线 image-20230
基于FPGA的RGB565_YCbCr_Gray算法实现
前面我们讲了基于FPGA用VGA显示一副静态图片，那么接下来我们就接着前面的工程来实现我们图像处理的基础算法里最简单的一个那就是彩色图像转灰度的实现。 将彩色图像转化为灰度的方法有两种，一个是令RGB三个分量的数值相等，输出后便可以得到灰度图像，另一种是转化为YCbCr格式，将Y分量提取出来，YCbCr格式中的Y分量表示的是图像的亮度和浓度所以只输出Y分量，得到的图像就是灰度图像了。我在这里选
FPGA技术调研：FPGA在航天领域的应用
FPGA在航天领域的应用 01 引言 现场可编程门阵列 ( Field Programmable Gate Arrays，FPGA)是一种可编程使用的信号处理器件，用户可通过改变配置信息对其功能进行定义，以满足设计需求。与传统数字电路系统相比，FPGA具有可编程、高集成度、高速和高可靠性等优点，通过配置器件内部的逻辑功能和输入/输出端口，将原来电路板级的设计放在芯片中进行，提高了电路性能，降低了
从 IP 开始，学习数字逻辑：FIFO 篇（上）
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip 的使用，会了解一个工程如何组织，如何阅读手册，如何通过仿真结果优化修改自己的设计。本系列就会通过使用一系列的基础 ip，讨论如何组织工程，阅读手册，编写基础的粘合逻辑，testbench 以及功能仿真。 使用 ip 对于数字逻辑方面的工
漫谈PCIe——BAR是什么
前言 对于主机而言，FPGA-PCIe 设备通过其 BAR（Base Address Register）被识别和访问。主机必须通过读写 BAR 所映射的地址空间，才能与 FPGA-PCIe 正确通信。这相当于将 FPGA-PCIe 内部的地址区域映射到主机的内存空间中，主机通过访问这段内存来完成数据收发。 readl(dif->bar0_mapped_addr + (offset<&l
FPGA问答系列--FPGA中Bank和Clock Region之前有什么关系？
前言：从今天开始，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，如果问题多的话就每周整理一期，如果问题少就每两周整理一期，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。 Q：FPGA中的Bank和Clock Region有什么关系？ A：这应该是很多FPGA工程师都很困惑或者没有认真相关的一个问题，首先来看Clock Region
基于FPGA的VGA静态图片显示
之前学习了半年的图像处理，所以计划将自己学过的几个图像处理的基础算法，做过的设计记录下来，在OpenHW论坛上发表，计划是这样的，用VGA做显示，使用PC端上位机通过串口发送一幅图片数据到FPGA开发板，FPGA接收数据并做处理最终发送给VGA显示屏显示，计划要写的算法有彩色图像转灰度、均值/中值滤波、Sobel边缘检测等。那么现在这是第一篇，先来写VGA显示的驱动、以及将一幅图片显示到VGA显示
科学名人演讲录|朱棣文2009哈佛毕业典礼演讲
朱棣文简介： 朱棣文（Steven Chu，1948年2月28日－），**美国物理学家，生于美国圣路易斯；华人血统，祖籍中国江苏太仓，曾获得诺贝尔物理学奖（1997年）。曾现任美国能源部部长。1970年，获罗彻斯特大学数学学士和物理学学士。1976年，获加州大学伯克利分校物理学博士。1987年，任斯坦福大学物理学教授，是该校第一位华裔教授。1993年，当选美国国家科学院院士。1997年，获诺贝尔物
IC技术圈期刊 2020年 第五期
本期文章目录 ZYNQ | 学习路线 ZYNQ 点击阅读 ZYNQ 关于Timing Exception Design #约束 点击阅读 码农的假期 Verilog有什么奇技淫巧？ Verilog #ASIC 点击阅读 硅农 基于CORDIC的加减乘除及三角函数实现 CORDIC 点击阅读 探究FPGA 读书笔记 | Design Rot -1 IC设计 点击阅读 icsoc 构建ic知识体系
时序电路为什么综合成了latch
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(!rstn) a <= 1'b0; else if(!setn) a <= 1'b1; else a <= a; 我们可以看到这段代码有两个特别之处： 同时有异