FinFET的HKMG工艺介绍
本文主要讲述FinFET的HKMG工艺介绍。 虚设栅极的去除与沟槽形成 源漏外延和退火完成后，沉积层间介质层（inter-layer dielectric，ILD）并进行化学机械抛光（chemical mechanical polishing，CMP），直至暴露虚设多晶硅栅极顶部。这一步骤的终点控制至关重要——如果抛光不足，虚设栅极顶部残留介质层，后续去除工艺无法进行；如果过度抛光，则可能损伤虚设
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# FinFET
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FinFET的器件结构与基本工艺流程
本文介绍了FinFET的器件结构与基本工艺流程。 这篇文章转向逻辑器件领域，介绍鳍式场效应晶体管（fin field-effect transistor，FinFET）——目前先进逻辑芯片中广泛采用的三维器件结构。与DRAM和3D NAND通过电容或电荷存储层来保存数据不同，FinFET属于逻辑器件范畴，其核心功能是提升晶体管的开关速度和能效。 平面MOSFET遇到的瓶颈 在平面MOSFET中，沟
SRAM 微缩——从 FinFET 瓶颈到 CFET 垂直堆叠
本文介绍了SRAM 微缩。 过去，SRAM bitcell 的密度提升主要依赖于光刻技术的迭代，即通过持续缩小 contacted poly pitch（CPP）与 metal pitch（MP）来压缩单元面积。 然而，随着工艺节点推进至纳米尺度，短沟道效应、工艺波动及寄生参数等非理想因素显著加剧，单纯依靠几何微缩的成本与复杂度陡增。 在摩尔定律逼近物理极限并遭遇能效墙（power wall）的双
HKMG 金属栅极解析 —— 从 22/14nm TEM 切片看懂工艺
32nm 以下制程遭遇多晶硅栅与 SiO₂介质物理瓶颈，HKMG 高 k 金属栅成为核心方案。Gate-First 与 Gate-Last 两条路线各有取舍，多层金属栅堆叠设计持续迭代，贯穿 FinFET 直至 GAA 工艺。 当制程迈入 32nm 以下，传统多晶硅栅 + 二氧化硅栅介质彻底走到物理极限：超薄 SiO₂带来量子隧穿漏电、多晶硅耗尽效应大幅削弱驱动电流。 HKMG（高 k 介质 +
一只MOS晶体管是如何制造出来的？
本文将介绍制造MOS晶体管的工艺流程。 理解MOS工艺，关键并不在于记住多少层氧化膜、多少块掩膜版，而在于弄清楚每一道工序如何影响晶体管的导通、关断和可靠性。 MOSFET如何控制电流 以n沟增强型MOSFET为例，器件通常形成在p型硅衬底上，两侧为重掺杂n型源区和漏区，中间由栅介质与栅极覆盖。 当栅源电压为零时，n⁺源区与漏区之间仍被p型衬底隔开，尚未建立连续的n型导电路径，因此器件基本处于关
先进制程芯片的研发和生产，究竟难在哪里？
先纠正一个常见误解：3nm、5nm 不是尺子上真实的线宽，更像是工艺代际名称，代表晶体管密度、功耗、性能、设计规则和量产能力的一整套升级。公开资料看，台积电 3nm FinFET 工艺已在 2022 年进入高量产阶段，2nm N2 也已在 2025 年第四季度进入量产，并开始采用 nanosheet 晶体管结构。 所以问题的核心不是“能不能做出 3nm”，而是：能不能高良率、低成本、稳定地做出几千
DRAM：传统计算架构中的主内存
DRAM 技术正从 10nm 级向更先进节点迈进。为满足 AI 等高算力需求，电容器、晶体管与位单元架构迎来创新，同时外围电路面临热稳定性、多样化性能与成本控制的多重挑战。 几十年来，计算架构一直依赖动态随机存取存储器（DRAM）作为其主内存，提供处理单元检索数据和程序代码所需的临时存储空间。高速运行、高集成密度、高性价比以及卓越的可靠性，促成 DRAM 技术在众多电子设备中的广泛应用。 DRA
低功耗CMOS设计：从电池技术迭代到工艺微缩的能效革命
本文将介绍CMOS功耗优化领域。 CMOS设计 低功耗CMOS集成电路设计作为半导体领域的核心研究方向，其发展脉络与行业需求紧密交织，自20世纪70年代CMOS技术初步应用以来，历经半个世纪的演进，已从早期的特定场景应用拓展为全行业普适性设计理念。 20世纪80年代中期，随着VLSI技术对高集成度与低功耗的双重需求凸显，CMOS凭借其静态功耗低、工艺兼容性强的优势，逐步取代nMOS成为主流工艺，这
从平面到立体：晶体管工艺节点的“缩微”之旅
芯片上的“2纳米”真的是指物理尺寸吗？从平面到FinFET，再到如今最前沿的GAA，制程节点已从实测刻度演变为性能勋章。本文带你拆解晶体管如何从二维“躺平”到三维“站立”，揭秘先进制程命名背后那些看不见的物理跨越与等效逻辑。 在芯片技术的宣传中，我们常常听到“5纳米”“3纳米”“2纳米”这样的词汇。很多人以为这指的是晶体管某个部分的实际物理尺寸，其实并不完全如此。从平面晶体管到FinFET，再到G
芯片设计中的Standard Cell是什么？
本文介绍了芯片设计中的标准单元。 在数字芯片设计领域，标准单元（Standard Cell）是构成复杂芯片功能的基础构件。它是指经过预先设计、优化与验证，具备特定逻辑功能且可重复使用的标准化电路模块。从基本逻辑门如与门、或门、非门，到触发器、加法器等运算单元，标准单元覆盖了数字电路的核心需求。其本质在于“标准化与可复用性”：一旦某个单元完成设计验证，便可在整个芯片设计中无限次复用，从而极大降低设计