DRAM：传统计算架构中的主内存

DRAM 技术正从 10nm 级向更先进节点迈进。为满足 AI 等高算力需求，电容器、晶体管与位单元架构迎来创新，同时外围电路面临热稳定性、多样化性能与成本控制的多重挑战。

几十年来，计算架构一直依赖动态随机存取存储器（DRAM）作为其主内存，提供处理单元检索数据和程序代码所需的临时存储空间。高速运行、高集成密度、高性价比以及卓越的可靠性，促成 DRAM 技术在众多电子设备中的广泛应用。

DRAM 位单元（即存储一位信息的元件）结构非常基础。

它由一个电容器（1C）和一个紧邻集成的晶体管（1T）组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，无论是读取存储的电荷量还是写入新的电荷。1T-1C 位单元排列在包含字线和位线的阵列中，字线连接到晶体管的栅极，控制对电容器的访问。通过位线感应电容器上存储的电荷，即可读取存储状态。

多年来，存储界推出了后续几代 DRAM 技术，这得益于位单元密度的持续微缩。目前的 DRAM 芯片属于“10纳米级”，其中存储单元阵列中有源区的半节距范围从 19 纳米缩小到 10 纳米。人工智能（AI）对更高性能和更大容量 DRAM 的需求，正在推动超越 10 纳米级技术的研发。这需要电容器、访问晶体管以及位单元架构的创新。此类创新的例子包括：高深宽比柱状电容器、从马鞍形（基于 FinFET）访问晶体管向垂直栅极架构的转变，以及从 6F² 向 4F² 单元设计的转变（F 代表特定技术节点的最小特征尺寸）。

外围电路

为了实现 DRAM 芯片的完整功能，除了访问晶体管外，还需要其他几种晶体管。这些额外的晶体管在地址解码器、灵敏放大器或输出缓冲器等功能中发挥作用。它们被称为DRAM 外围晶体管，传统上制造在 DRAM 存储阵列区域旁边。

DRAM 外围晶体管可分为三大类:

• 第一类是常规逻辑晶体管：即反复开启和关闭的数字开关。

• 第二类是灵敏放大器——这是一种模拟类型的晶体管，用于感应两个位单元之间的电荷差异。微小的正电荷变化被放大为高电压（代表逻辑 1），微小的负电荷变化被放大为零电压（代表逻辑 0）。这些逻辑值随后存储在称为行缓冲器的锁存器结构中。灵敏放大器通常位于存储阵列附近，占据了 DRAM 芯片的很大一部分面积。

• 第三类是行解码器：这些晶体管传递相对较高的偏置电压到存储元件，以支持写入操作。

为了跟上存储阵列逐代改进的步伐，DRAM 外围电路也在面积缩减和性能提升方面相应演进。从长远来看，可以设想更具颠覆性的解决方案，打破传统的“2D”DRAM 芯片架构。一种选择是在单独的晶圆上制造 DRAM 外围电路，然后将其与包含存储阵列的晶圆进行键合，这种方法借鉴了 3D NAND 技术。

这三类外围晶体管都有各自的要求:

• 常规逻辑晶体管必须具有良好的短沟道控制、高导通电流（Ion）和低截止电流（Ioff）。具有这些特性的它们，最接近典型片上系统（SoC）中的逻辑晶体管。它们还需要支持多种阈值电压（Vth）以满足不同的设计要求。

• 模拟灵敏放大器需要良好的放大能力，受益于低阈值电压（Vth）。此外，由于信号会被放大，两个相邻灵敏放大器之间的失配必须尽可能低。因此，理想的灵敏放大器是一种具有良好模拟功能的、重复性极高的晶体管。

• 行解码器是一种数字晶体管，与先进逻辑节点相比，它需要异常厚的栅极氧化物，以承受更高的偏置电压。这使得晶体管本质上更可靠，但代价是运行速度较慢。

除了这些特定要求外，所有外围晶体管还面临一些共同的限制。

一个关键问题是热稳定性。

在目前的 DRAM 工艺流程中，DRAM 存储阵列位于外围电路旁边，外围晶体管是在 DRAM 存储元件之前制造的。因此，外围电路要经受存储电容器、访问晶体管和存储器后端制程制造过程中施加的多次热处理。因此，外围晶体管必须能够承受高达 550-600°C 的“DRAM 存储退火”温度数小时。

其次，必须保持 DRAM 芯片的高性价比，这推动集成方案选择比逻辑制程通常使用的更简单的工艺解决方案。为了控制成本，存储行业倾向于为各种外围晶体管使用单一技术平台——尽管它们有各自的需求。此外，对于低漏电和低功耗还有更激进的要求，这有利于多种 DRAM 应用场景——尤其是移动应用。

所有这些规格的组合使得直接复制标准逻辑工艺流程变得不可能。它需要优化特定的模块，包括晶体管的栅极堆叠、源/漏结和源/漏金属接触。

先进的DRAM外围电路

直到 2018 年，DRAM 外围晶体管主要采用平面逻辑 MOSFET 技术制造，使用多晶硅/二氧化硅或多晶硅/氮氧化硅栅极（Poly/SiO2 or Poly/SiCN）。为了保持 DRAM/bit 成本的趋势线，这些技术不如高性能逻辑使用的晶体管先进。然而，为了跟上后续几代 DRAM 存储器带来的性能提升，外围电路技术的改进变得必要。最明显的候选者是转向具有高介电常数/金属栅极堆叠的平面晶体管架构。

早期引入解决方案之一是基于先栅极集成方法，其中金属栅极在高温源/漏结激活退火之前沉积。nMOS 和 pMOS 的栅极堆叠可以通过使用不同的功函数金属和高介电常数/金属栅极堆叠的层厚度（例如 n 型用 TiN/Mg/TiN；p 型用 TiN）来分别优化。

关键参数之一是获得足够低的 nMOS 有效功函数和足够高的 pMOS 有效功函数，以确保良好的导通电流/截止电流比。

研究人员通过掺杂栅极堆叠（p型和n型使用不同的掺杂剂）实现了这一点，这使得阈值电压发生偏移。掺杂材料的选择及其集成也提供了一个调节旋钮，用于提高栅极堆叠的热稳定性并实现 DRAM 芯片所需的不同阈值电压。DRAM 对低栅极漏电的特定要求，除其他方法外，通过采用比逻辑导向方案更厚的栅极堆叠来解决。

之后还展示了热性能改进的后栅极集成方法版本，也称为替换金属栅极（RMG）流程。在后栅极流程中，沉积多晶硅覆盖的虚拟栅极，并保留在原位直到施加结激活退火。之后，虚拟多晶硅被目标金属栅极取代。

Future

汽车、人工智能（AI）和机器学习等应用对DRAM存储器提出了日益严苛的要求，推动了对速度更快、更可靠且更节能的外围晶体管的需求。一种选择是重走“逻辑”芯片的发展之路，从平面高介电常数/金属栅极晶体管转向FinFET。

逻辑芯片路线图早在2011年就完成了这一转变，因为研发清楚地表明了具有鳍状导电沟道的晶体管的卓越性能：更好的导通电流/截止电流比、更优的短沟道控制、在更小的占用面积下实现更高的驱动电流（由于沟道的有效宽度更高），以及更低的功耗——同时还能控制成本。除此之外，使用较高的鳍片提供了一种降低阈值电压失配的方法，这对DRAM灵敏放大器特别有利。

‍