华为定律诞生！半导体迎来“中国规则”

今天，华为又刷屏了。

5月25日，在上海举行的2026国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”，这是中国在全球半导体领域首次提出指导产业发展的新原则。

“韬定律”提出的以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬 τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

小编查了下，题为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文，由华为半导体业务负责人何庭波署名。这篇论文提出的核心概念是τ scaling，也就是“时间缩放”。

τ在这里可以简单理解为一个系统完成关键动作所需要的“时间常数”。它可以是一个晶体管完成一次开关的时间，也可以是一条芯片内部线路传输信号的时间，还可以是AI数据中心里一批芯片协同完成一次任务的等待时间。论文的核心观点是，未来电子系统的优化目标，不应只盯着晶体管面积，而要把“时间”作为贯穿晶体管、电路、芯片、系统乃至数据中心的统一指标。论文原文指出：“time itself should be adopted as the primary metric.”

众所周知，过去半个多世纪，摩尔定律始终是全球半导体产业迭代升级的核心准则，深刻推动着芯片工艺与算力的飞速革新。但现阶段，这一经典定律已陷入多重发展瓶颈，面临严峻的物理极限与经济效益双重挑战。随着晶体管几何尺寸缩小速度持续放缓，传统制程迭代的成本红利逐步消退，依靠极致光刻、尺寸缩小的发展路径已然触顶。与此同时，人工智能、高性能计算等领域高速发展，市场对计算性能的需求呈指数级攀升，如何突破传统工艺局限、打造可持续的芯片演进新路径，成为全球半导体行业亟待破解的核心难题，而韬（τ）定律的落地，为行业破局提供了关键支撑。

依托韬（τ）定律核心逻辑，华为创新研发逻辑折叠（LogicFolding）核心技术，搭建起覆盖器件、电路、芯片、系统的全维度、多层级协同优化体系，以系统性降低时间常数τ为核心目标，全方位推动芯片性能、能效与晶体管密度的持续迭代升级，各层级优化路径清晰明确。

• 器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

• 电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

• 芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

• 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

根据规划，华为 2026 到 2035 年，随着大量探索性的技术逐步产品化，晶体管的密度将持续提升，工作频率将持续增长，将持续推出性能卓越的手机芯片。

何庭波直言：“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”

何庭波女士出生于 1969 年，毕业于北京邮电大学，半导体物理和通信工程专业双学士、硕士。1996 年加入华为，历任芯片业务岗位（开发、研究、架构、供应链）、研发部长、海思总裁、2012 实验室总裁，现任科学家委员会主任、ITMT 主任、半导体业务部总裁。

对于中国半导体产业而言，这种探索尤其具有现实意义。因为在全球科技竞争加剧背景下，中国企业不仅需要追赶先进工艺，更需要寻找属于自己的技术路径。从Chiplet、先进封装，到超节点、系统级协同，再到如今的“时间缩微”，越来越多创新开始绕开传统制程路径依赖。

当然，“韬定律”能否真正成为产业级金标准，还需要时间验证。但可以看到，在全球半导体产业从工艺竞赛逐渐转向系统竞赛的今天，华为已经不再只是单纯追赶既有路线，而是在尝试重新定义下一代芯片演进逻辑。