随着 AI 工作负载将功耗、性能、电压和工艺波动推向新的极限,先进节点 SoC 的经济性正在发生变化。除 IP 本身成本外,隐性成本往往出现在设计周期后段:集成延迟、进度延误、重新流片,以及错失市场窗口。随着设计复杂度上升,可预期的执行能力正与功耗、性能和面积(PPA)一样,成为总拥有成本(TCO)的关键因素。
逐个采购基础 IP 可能再增加一层复杂性。来自多家供应商的逻辑库、嵌入式存储器、I/O 和 OTP NVM IP,会带来不同的交付物、路线图、支持模式和集成要求。整合的基础 IP 平台可将核心构建模块汇聚为一个经硅验证、已验证的堆栈,并提供可签核特征化,以及 IP 与 EDA 协同优化,以改善 PPA 并加快实现,从而减少这些衔接缝隙。这种更紧密的协同有助于设计团队以更高可预期性推进流片。
这种影响不止于集成。在高性能计算和边缘 AI 设计中,PPA 改善可通过更小裸片面积、更低工作功耗和更高性能转化为实际经济价值;避免一次重新流片或重大流片延期,则可能保护更大的价值。新思科技电子书《面向 AI 时代的基础 IP》通过 3nm 数据中心和边缘 AI SoC 示例探讨这些权衡,结合经硅验证的新思科技基础 IP PPA 基准,以及基于公开市场数据建模的成本估算,说明执行决策如何影响总拥有成本。
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来源: 海外媒体
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