信号完整性仿真：90%的工程师都在这5个地方翻车
说出来你可能不信，很多工程师拿着漂亮的仿真报告，实物一测试，问题全出来了。返工、延期、挨骂，样样都逃不掉。 归根结底，大多数问题都出在仿真方法上。今天就来聊聊信号完整性仿真中，90%的工程师都在犯的几个错误。 错误一：时域仿真和频域仿真傻傻分不清 有些工程师做仿真，要么只跑时域，要么只跑频域，觉得跑一个就够了。这其实是个大坑。 时域仿真告诉你的是：信号长什么样、眼图开多大、有没有出现过冲下冲。就像
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# 仿真
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HFSS实战篇4
小刚今天重新设置了各种参数 最后结果不是不尽人意。 可以看到S11谐振频率不对 于是我重新设置各种参数 谐振频率还是不对 电场分布也不对 不知道是不是我设置的问题，目前找不出问题。 明天还是得继续调，小刚心里苦啊！ 明天必成功。还是得奶一下。 END
vcs+verdi仿真Verilog代码
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下： //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C ); always @ ( pose
FPGA计算3行同列数据之和
实验：FPGA**计算3**行同列数据之和 实验要求：PC机通过串口发送3行数据（一行有56个数据，3行共有56*3=168个数据）给FPGA，FPGA计算3行同一列数据的和，并将结果通过串口返回给上位机。 实现方法：使用两个FIFO IP Core，将串口接收到的数据进行缓存，当第一个FIFO1的数据存满后，将FIFO1的数据读出来给FIFO2，当FIFO2的数据存满时，当前两个FIFO的数据和
HFSS实战篇1
现在HFSS的基本操作已经基本掌握，现在要进行实战了。 准备好了吗？？？小可爱们 目标设计一个谐振频率在2GHz的微带谐振器（可以作为传感器） 第一步当然是设计模型了 建立地层 分配理想导体边界面 建立介质层（注意材料要自己添加） 建立辐射边界表面 设置信号入口（注意阻抗匹配） 由于阻抗匹配要考虑线宽，所以要先用网上在线工具计算相应的线宽 图中的板子参数要根据自己使用情况设定 放置
讲个SystemVerilog disable语句的坑
01 前言 记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不同EDA工具进行验证，才慢慢接受了。结论是：SystemVerilog disable block_name或task时，会把hierarchy一致的block_name或task的线程都停掉。 02
用Python给Verilog设计自仿（11）：仿真的玄学问题——协程、阻塞、 事件驱动、时间驱动
前言 在使用 cocotb 编写测试时，很多人可能都会遇到一些让人困惑的现象：比如说，你明明在发送一帧完整数据之后，加了 await RisingEdge(clk) 想等待 5 个周期再发下一帧，但在波形上却发现帧与帧之间并没有间隔；或者你在别的地方加了 Timer 也没起作用更甚至cocotb直接卡住不动了；又或者明明指定了发包数，却提前结束了。 这些现象的背后，其实不是 cocotb 出了问题
如何学习FPGA（转）
一、入门首先要掌握**HDL（HDL=verilog+VHDL**）。 第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。
用Cadence Virtuoso IC617仿真工艺库参数
本文将会描述，如何通过V-I特性曲线得出SMIC 0.18um工艺库的工艺参数。 N-MOS的测量 提取数据 上一篇文章已经得到了在不同的vgs下的vds参数曲线。原理图如下。W为220um，L为180um，后面会用到。 为了更精确得到数据，这里改变一下扫描范围，vds范围改为0-2V，vgs范围改为0.6-1.2V，步长设置为0.2V，得出结果如下图。 选择Marker菜单中的Create