HFSS实战篇4

现在HFSS的基本操作已经基本掌握，现在要进行实战了。 准备好了吗？？？小可爱们 目标设计一个谐振频率在2GHz的微带谐振器（可以作为传感器） 第一步当然是设计模型了 建立地层 分配理想导体边界面 建立介质层（注意材料要自己添加） 建立辐射边界表面 设置信号入口（注意阻抗匹配） 由于阻抗匹配要考虑线宽，所以要先用网上在线工具计算相应的线宽 图中的板子参数要根据自己使用情况设定 放置

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下： //adder.v module adder(  input          clk,  input          rst,  input   [9:0]  A,  input   [9:0]  B,  output reg [10:0] C ); always @ ( pose

说出来你可能不信，很多工程师拿着漂亮的仿真报告，实物一测试，问题全出来了。返工、延期、挨骂，样样都逃不掉。 归根结底，大多数问题都出在仿真方法上。今天就来聊聊信号完整性仿真中，90%的工程师都在犯的几个错误。 错误一：时域仿真和频域仿真傻傻分不清 有些工程师做仿真，要么只跑时域，要么只跑频域，觉得跑一个就够了。这其实是个大坑。 时域仿真告诉你的是：信号长什么样、眼图开多大、有没有出现过冲下冲。就像

高频电磁场看不见摸不着，但HFSS学不会的痛苦，每一个新手都感受得真真切切。“ 当你的仿真结果和预期不符，当你的模型怎么调都不收敛，当你面对一堆看不懂的报错提示——那种挫败感足以劝退90%的自学者。 但另一边，是残酷的市场现实：5G通信、毫米波雷达、卫星互联网、射频前端——每一个热门赛道都在疯抢懂HFSS的工程师。 问题从来不是“要不要学”，而是“怎么学才能不走弯路”。下面这篇文章，我为想要自己

最近要学会HFSS这个软件仿真谐振器。 注意点： 安装软件路径不能包含中文名字。 按F键是选择面 按O键是选择体 Ctrl+D让物体适中显示 首先是设计一个T形波导， 端口1为信号输入，端口2和端口3为信号输出端口，通过改变隔片的位置可以改变端口1到端口2和端口3的传输功率和端口1的反射功率。 新建工程 选择求解类型为Solution 单位等 创建T形波导模型（设置参数） 设置波端

HFSS使用入门 仿真螺旋形模型 1.在XZ平面创建一个⚪圆， 2.再点击工具栏螺线模型， 3.移动光标到坐标原点，单击鼠标确定螺线底圈半径 4.按住Z移动一段距离确定螺旋体盘升方向 5.调整参数 平面螺旋体创建： 1.在XY平面创建一个⚪圆， 2.再点击工具栏螺线模型， 3.移动光标到坐标原点，单击鼠标确定螺线底圈半径 4.按住Y移动一段距离确定螺旋体盘升方向 5.调整参数 7.完

HFSS微带天线设计操作 首先创建微天带线模型 主要讲一下参数查看的过程吧，建立模型的过程和之前相差不多 首先查看一下天线的谐振点，在此假设我们要设置的天线谐振点是2.45GHz 谐振点参数如图所示： 由图我们可以发现谐振点离我们预期的要求偏差还是有点大的，所以要进行优化，但是在优化之前，我们得先确定影响谐振点的主要参数是什么。 由于板子的材料，介质之类是确定的，可以改变的一般是微带线的长度

今天小刚尝试优化 尝试了很多种可能性，结果如下： 首先看一下昨天的结果: 改变谐振点的原因到底是什么呢？？？ 猜测一：中间一段的线宽，先改小 结果，曲线趋势变化，变平缓 猜测二：中间小环离大环的间距 曲线变陡峭 猜测三：大小环离线的间距 变化不明显 猜测四：中间环的长短 趋势变缓 猜测五：中间环线

SRR上根本没有电场分布，电场分布在中间那一段导线上，于是我将两个SRR删除，发现S11曲线也没有发生变化，所以谐振全部是由中间那一条线产生的，那之前我们所仿真的都是错误的。心态爆炸 小刚找了一篇相关论文，主要向大家解读一下这篇论文。 论文来自IEEE—— <美>电器和电子工程师学会 这篇论文提出了一种微波频率下电小样品复介电常数的非接触测量方法。 导言 介电常数是描述电磁

首先继续给大家解读论文： 误差与测量不确定度： 由于复介电常数与R和a具有非线性关系，由于SRR与SUT之间的距离误差和SUT的大小，很难直接计算被测复介电常数的相对误差。 因此，我们可以首先计算的相对误差，(ε˜r − 1)/(ε˜r + 2),定义为 然后用简单的计算方法对测量的复介电常数的误差进行了进一步的评估。 上图显示由(13)计算的相对于R和a的相对误差的误差。为了与下面的

本文将会描述，如何通过V-I特性曲线得出SMIC 0.18um工艺库的工艺参数。 N-MOS的测量 提取数据 上一篇文章已经得到了在不同的vgs下的vds参数曲线。原理图如下。W为220um，L为180um，后面会用到。 为了更精确得到数据，这里改变一下扫描范围，vds范围改为0-2V，vgs范围改为0.6-1.2V，步长设置为0.2V，得出结果如下图。 选择Marker菜单中的Create

一、入门首先要掌握**HDL（HDL=verilog+VHDL**）。        第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。     

前言 在使用 cocotb 编写测试时，很多人可能都会遇到一些让人困惑的现象：比如说，你明明在发送一帧完整数据之后，加了 await RisingEdge(clk) 想等待 5 个周期再发下一帧，但在波形上却发现帧与帧之间并没有间隔；或者你在别的地方加了 Timer 也没起作用更甚至cocotb直接卡住不动了；又或者明明指定了发包数，却提前结束了。 这些现象的背后，其实不是 cocotb 出了问题

01 前言 记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不同EDA工具进行验证，才慢慢接受了。结论是：SystemVerilog disable block_name或task时，会把hierarchy一致的block_name或task的线程都停掉。 02

实验：FPGA**计算3**行同列数据之和 实验要求：PC机通过串口发送3行数据（一行有56个数据，3行共有56*3=168个数据）给FPGA，FPGA计算3行同一列数据的和，并将结果通过串口返回给上位机。 实现方法：使用两个FIFO IP Core，将串口接收到的数据进行缓存，当第一个FIFO1的数据存满后，将FIFO1的数据读出来给FIFO2，当FIFO2的数据存满时，当前两个FIFO的数据和

在微波频段，特定特征阻抗的四分之一传输线是个宝贝，经常被用来做匹配。 比如说，负载阻抗是100ohm，我现在想把这个100ohm匹配到50ohm怎么办？ 用一个特征阻抗为70.71ohm的，长度为四分之一波长的传输线，就可以。 为什么呢？ 首先，从传输线上的阻抗看起。 如下图所示，传输线的线长是四分之一波长，特征阻抗为Z1，负载电阻为RL。 由传输线上的电压和电流的表达式，可以推导出，传输线左侧

有学生问我：老师，为什么很多产品还在用10年前甚至更老的芯片？现在不是有那么多性能更强、价格也不贵的新芯片吗？公司是不是太抠门了，还是工程师太保守了？那些老芯片主频低、内存小，留着干嘛？今天一起聊聊这个话题。 首先芯片领域的新和旧，和我们平时买手机是两个概念。 手机里的芯片，比如高通骁龙系列，确实是越新越好，性能更强、功耗更低。这是因为消费电子产品的更新换代是按月来算的。但是在工业控制、汽车电子、

摩尔线程MTT S系列GPU与达美盛eZWalker Review软件完成产品兼容互认证，助力三维校审数字化变革，提升模型数据质量，降低工程建设成本。

本文探讨了硬件安全与软件安全在现代系统中的重要性，强调二者协同作用才能提供全面保护。硬件安全提供基础信任、物理防护和性能加速，而软件安全则具备灵活性和适应性。

我看了一下我开的那个芯片的付费专栏，第一篇文章是在2月14号，最近的更新是5月17号。 到现在为止，竟然已经过去两个多月了。 付款的同学们，也许已经忘记自己付过这款了（比如我经常这样，买了一个东西后，都忘记自己买这个东西了），也许是对我非常信任和宽容，反正一直没催我，在此表示感谢。 前几天，受了一下刺激。 从队友那得知，去年研发的产品，好不容易推上量产了，也找到一个大客户，卖了几个月后，被竞争对手