现在HFSS的基本操作已经基本掌握，现在要进行实战了。
准备好了吗？？？小可爱们
目标设计一个谐振频率在2GHz的微带谐振器（可以作为传感器）
第一步当然是设计模型了
图中的板子参数要根据自己使用情况设定
俯视图如下：
结果如下：
谐振点与目标差别还是较大的，我尝试自己改参数优化
结果不太理想，所以还是利用计算机优化
小刚把优化的过程放到明天。明天再见
一起期待不一样的我们！
• end •
文章**概述** 在查看 DigiKey 上的变压器规格时，不少工程师会注意到参数表中出现 “初级阻抗”与 “次级阻抗”。但这往往会引发疑问： 变压器本身到底有没有阻抗？ 参数中列出的初级/次级阻抗该如何理解？ 这些阻抗是否等同于电力行业常提到的“百分比阻抗”或 Z%？ 本文将结合一位用户的问题与工程师的专业解答，对上述概念进行系统说明。 一、原始问题： 用户的理解包括两点： 变
高频电磁场看不见摸不着，但HFSS学不会的痛苦，每一个新手都感受得真真切切。“ 当你的仿真结果和预期不符，当你的模型怎么调都不收敛，当你面对一堆看不懂的报错提示——那种挫败感足以劝退90%的自学者。 但另一边，是残酷的市场现实：5G通信、毫米波雷达、卫星互联网、射频前端——每一个热门赛道都在疯抢懂HFSS的工程师。 问题从来不是“要不要学”，而是“怎么学才能不走弯路”。下面这篇文章，我为想要自己
本文将会描述，如何通过V-I特性曲线得出SMIC 0.18um工艺库的工艺参数。 N-MOS的测量 提取数据 上一篇文章已经得到了在不同的vgs下的vds参数曲线。原理图如下。W为220um，L为180um，后面会用到。 为了更精确得到数据，这里改变一下扫描范围，vds范围改为0-2V，vgs范围改为0.6-1.2V，步长设置为0.2V，得出结果如下图。 选择Marker菜单中的Create
一、入门首先要掌握**HDL（HDL=verilog+VHDL**）。 第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。
前言 在使用 cocotb 编写测试时，很多人可能都会遇到一些让人困惑的现象：比如说，你明明在发送一帧完整数据之后，加了 await RisingEdge(clk) 想等待 5 个周期再发下一帧，但在波形上却发现帧与帧之间并没有间隔；或者你在别的地方加了 Timer 也没起作用更甚至cocotb直接卡住不动了；又或者明明指定了发包数，却提前结束了。 这些现象的背后，其实不是 cocotb 出了问题
本文详细介绍了ADI/Maxim品牌的高速线缆组件，包括其接口选型、技术要点以及兼容性指南。重点讨论了差分信号、LVDS、SerDes等关键技术，并提供了选型建议。
01 前言 记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不同EDA工具进行验证，才慢慢接受了。结论是：SystemVerilog disable block_name或task时，会把hierarchy一致的block_name或task的线程都停掉。 02
电压驻波比，英文称为 voltage standing wave ratio，简称VSWR，是射频领域中一个非常重要的概念。 随便拿一个射频器件来，其中肯定有一个驻波比的指标。 那为什么有驻波比这个指标呢？ 当一个入射波，进入传输线进行传输时，如果传输线的负载阻抗不与传输线的特征阻抗不匹配，就会产生反射波。 入射波和反射波是行波，波随着时间的增长，向传输线的一端移动。 但是入射波和反射波叠加，会在
实验：FPGA**计算3**行同列数据之和 实验要求：PC机通过串口发送3行数据（一行有56个数据，3行共有56*3=168个数据）给FPGA，FPGA计算3行同一列数据的和，并将结果通过串口返回给上位机。 实现方法：使用两个FIFO IP Core，将串口接收到的数据进行缓存，当第一个FIFO1的数据存满后，将FIFO1的数据读出来给FIFO2，当FIFO2的数据存满时，当前两个FIFO的数据和
PCB工程师在设计PCB时，对于高速电路板或电路板上的关键信号会经常涉及到到“做阻抗”、“阻抗匹配“的这些问题。 首先解释下什么是阻抗匹配： 阻抗要求是为确保电路板上高速性号的完整性而提出，它对高速数字系统正常稳定运行起到了关键性因素，在高速系统中，关键信号线不能当成是普通的传输线来看待，必需要考虑其特性阻抗，若关键传输线的阻抗没有达到匹配，可能会导致信号反射、反弹，损耗，原本良好的信号波形变形（
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下： //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C ); always @ ( pose
在微波频段，特定特征阻抗的四分之一传输线是个宝贝，经常被用来做匹配。 比如说，负载阻抗是100ohm，我现在想把这个100ohm匹配到50ohm怎么办？ 用一个特征阻抗为70.71ohm的，长度为四分之一波长的传输线，就可以。 为什么呢？ 首先，从传输线上的阻抗看起。 如下图所示，传输线的线长是四分之一波长，特征阻抗为Z1，负载电阻为RL。 由传输线上的电压和电流的表达式，可以推导出，传输线左侧
说出来你可能不信，很多工程师拿着漂亮的仿真报告，实物一测试，问题全出来了。返工、延期、挨骂，样样都逃不掉。 归根结底，大多数问题都出在仿真方法上。今天就来聊聊信号完整性仿真中，90%的工程师都在犯的几个错误。 错误一：时域仿真和频域仿真傻傻分不清 有些工程师做仿真，要么只跑时域，要么只跑频域，觉得跑一个就够了。这其实是个大坑。 时域仿真告诉你的是：信号长什么样、眼图开多大、有没有出现过冲下冲。就像
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