要点包括：AI工作负载的变化速度正在超过芯片的设计、制造和测试速度，迫使芯片制造商重新思考测试策略。更复杂的封装和额外的测试插入正在产生大量数据，其中许多数据在不同公司和工厂之间形成孤岛。随着客户希望延长日益昂贵的AI硬件寿命，芯片制造商需要更好的方法来监测老化和可靠性。AI模型和方法的快速变化，使业界在测试什么、何时测试以及芯片部署后监测什么方面产生困惑。
直到不久前，测试目标和测试插入的时间安排通常还由晶圆厂工艺和物理规律决定，测试结果也是确定且可量化的。但从生成式AI推出以及随后数据中心爆发开始，新算法和使用模型的部署速度与芯片在现场部署所需时间之间的差距不断扩大。
越来越多用于数据中心的高性能处理器，以及许多边缘设备中的处理器，都是多裸片组件。这些芯片更复杂，设计、制造、封装和组装所需时间更长，而它们所要承载的工作负载往往在芯片完成最终测试时就已经发生变化。在此过程中，测试插入也越来越多，每一次测试都会产生更多数据。
这些测试也更加复杂和多样。除电学测试外，还需要分析这些芯片的机械完整性。AI工作负载可能对多裸片组件中的某一部分造成比其他部分更大的压力，并且随着算法和使用场景演进，这些压力可能迅速变化。这又要求更复杂的多物理场仿真，以及对处理器和内存利用率、温度梯度和数据路径吞吐量进行更多实时监测，同时还需要考虑可能影响信号完整性的加速老化。
“这是一个巨大的挑战，”爱德万测试销售副总裁Scott Segura表示，“人们开始把更多有源器件放入基板，并且把器件彼此靠得更近，因此测试插入正在变多。哪些环节左移？哪些环节右移？现在已有基板测试设备主要用于确认接触，但我们看到功能测试正在进入基板测试。在裸片层面，我们正在探测性能。我们必须控制热量。对于已知良好裸片，它们必须能在裸片层面处理3千瓦功率，因此我们现在要测试单颗裸片。如何划分不同测试环节将发生变化，而封装是关键。当你把越来越多东西放进封装、基板以及堆叠这些结构的载体中时，就必须开始测试这些不同步骤。硅光子目前有五个测试插入。”
随着从晶圆向面板过渡，挑战只会进一步增加，这需要全新的设备和工艺。同时，过去通常在一地完成的封装和组装，如今正在被拆分到晶圆厂和封测厂商之间。这带来了持续挑战：谁可以看到哪些数据、何时看到，以及其中有多少可以与其他公司共享。
“测试插入通常在不同地点完成，”泰瑞达半导体测试部门产品营销高级总监Jeorge Hutarte表示，“例如，从晶圆分选到单颗裸片探测可以在晶圆厂完成。它们有自己的数据采集流程，有自己的测试程序，并通过晶圆分选和单颗裸片探测收集失效机制。到了下一步，也就是把计算裸片、一叠HBM以及可能的其他芯粒放入中介层，而且现在正从圆形晶圆转向面板，以优化设备利用率，并在310×310mm面板上尽可能多地放置裸片。这种晶圆/面板中介层基板测试很可能由封测厂商完成。那是另一个地点，使用不同的测试程序和不同的数据采集环境或流程。它们不一定与前一个测试插入的数据相通。不幸的是，在无晶圆厂模式下，除非客户拥有全部数据，否则人们不会共享数据。”
图1：不断演进的测试策略和新兴测试插入点。来源：泰瑞达
测试变得更加复杂
从2022年11月ChatGPT推出到智能体AI系统广泛商用，只用了两年多时间。这大致相当于设计、验证和认证一款芯片，将该设计送入晶圆厂流片、封装，并将芯片集成功能系统所需的时间。但在这段时间里，行业已经从用于大规模并行乘加运算的GPU阵列，转向由GPU、CPU以及定制和可编程加速器组合构成的架构，用于协调智能体的工作方式和交互方式。这些架构涉及非常不同的优化和优先级方案，并且随着工作负载变化而不断重新评估层级结构。
超大规模云服务商和大型芯片制造商一直在推动EDA供应商缩短这些微型系统的设计时间。但即使芯片设计周期能从目前的18至24个月缩短到最短6个月——这是一些大型芯片制造商提出的目标——在获得可用芯片所需时间与推出新的训练和推理模型所需时间之间，仍会存在显著差距。如果循环式自我改进能够实现其承诺，这一情况还可能再次改变。
“我们现在有些客户会流片芯片，在上面运行模型，或观察最终应用，然后最终不将其推向市场，”爱德万测试的Segura表示，“他们会做衍生版本，或做不同版本。这可能改变堆叠在其上的内存数量、核心数量、缓存容量以及整体架构。无论你是在训练前沿模型，还是由CPU承载某些任务，情况都会完全不同。甚至我们的客户有时也会判断失误。他们完成一个芯片开发周期，拿到芯片，开始在上面运行模型，然后发现使用模式已经变化，或者内存不够，或者成本过高。他们在开发什么产品方面也必须非常灵活。你会看到很多芯粒设计，因为这可以让他们扩展不同数量的核心。例如，如果最初计划256个核心，可能最终只需要192个。”
打破数据孤岛
硬件和软件进度之间差距背后的原因是复杂的。算法可以在数小时或数天内更新，而芯片架构可能需要数年才能优化。目标是让每个工艺步骤都万无一失。要实现这一点，就需要更多测试、更多数据，以及一套清晰的数据分析计划。
“不仅工具更多，而且它们都在产生更多数据，并且是相当丰富的数据模式，包含大量图像，”西门子EDA Calibre半导体研发幕僚长Jim Schiely表示，“长期以来，客户一直在构建自己的本地系统来管理版本、尝试建立上下文，因为你不能只让一堆模型四处漂浮，却不知道所有数据的来源。”
在某些情况下，这涉及多家公司；在另一些情况下，这涉及同一家公司内的不同团队。
这里的一大挑战是打破控制这些数据的数据孤岛。“这有两方面，”Schiely表示，“一方面是技术层面，另一方面与控制这些数据的实体之间的关系有关。在技术层面，好消息是AI可以提供帮助。等待所有人定义格式需要很长时间。但借助AI工具，可以非常容易地把这些数字线程信息转化为模型或表示，即使另一个部门使用的是略有不同的数据模型。这些工作大体可以自动处理。因此，在一些旧问题可能开始消解的领域，这是一个方向。”
关于谁控制关键数据的争夺在20世纪90年代加剧，当时制造业开始从垂直整合公司转向晶圆代工厂。为了使设计能够正常工作，代工厂制定了严格的设计规则。这些规则已被证明对提高良率非常有效，但也限制了设计自由度。所谓的设计规则库在每个新工艺节点都变得越来越厚，而需要由不同团队处理和分析的数据量也急剧膨胀。
“这需要从由一个团队完成的历史分析，扩展到全厂或可能整个团队范围的分析，再发展到如今实际上跨自身供应链或合作伙伴协作的网络化分析，”PDF Solutions联合创始人兼产品与解决方案执行副总裁Kimon Michaels表示，“我们正在推动的是，如何拥有一个标准平台，使数据能够高效共享、汇总并延伸到不同设施，同时对知识产权进行保护性模糊处理。作为一个行业，我们肯定还没有达到那个阶段。”
智能体AI所需的编排进一步模糊了数据归属边界。“我们行业的复杂性已经不只是提出最新、最强模型，”Michaels表示，“而是要处理客户与供应商关系中的地理分散问题，管理、收集并理解什么模型、什么数据必须在正确时间到达正确地点。”
这一点很重要，因为芯片正日益成为异构组件的组装体。
“基板上有一些很难访问的有源器件，所以现在他们正在把BiST内置自测试构建进去，”Segura表示，“他们正在观察不同裸片之间如何通信。而且不只是裸片，还可能有电感、电容或某种电压调节器。我们如何自测这些部件，因为在基板层面很难访问它们？所有这些都在改变当你无法访问时如何测试。其中一些裸片内置CPU，因此已经具备用于老炼的内置自测试。但在无法访问的情况下，要么不测试，要么使用与其连接的某些东西。情况正变得越来越复杂，人们是在一边推进一边摸索。”
在开发芯片相对便宜、现场失效尚可控时，这被视为常态。但在一组由芯粒和高带宽内存构成、运行关键任务或安全关键系统的复杂组件中，这些成本可能迅速失控。要避免这些问题，就需要更多仿真、更多测试，以及对实际运行系统进行更多分析。
阅读全文，请访问：https://semiengineering.com/test-struggles-to-keep-pace-with-ai/
来源: 海外媒体
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