
本期文章目录
ZYNQ | 学习路线
ZYNQ
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ZYNQ
关于Timing Exception
Design #约束
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码农的假期
Verilog有什么奇技淫巧?
Verilog #ASIC
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硅农
基于CORDIC的加减乘除及三角函数实现
CORDIC
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探究FPGA
读书笔记 | Design Rot -1
IC设计
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icsoc
构建ic知识体系
学习笔记
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不忘出芯
备战秋招[五]-下
异步FIFO
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摸鱼范式
啥?100个agent?这个台子怎么搭?
验证 #UVM
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杰瑞IC验证
Vivado中jobs和threads的区别?选择多个jobs能加快实现速度么?
FPGA #Vivado #多线程
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科学计算technomania
时钟切换中的glitch
时钟切换 #glitch
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数字IC小站
ECF :early clock flow
物理综合 #PR
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陌上风骑驴看IC
用PyPI来发布FPGA Overlays
Python #Pynq #Zynq
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PYNQ开源社区
版图ECO的那点事(中)
APR #ECO #ICC
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艾思后端实现
“ 一网打尽 ” 二进制、格雷码、独热码编码方式
格雷码 #独热码
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数字ICer
千万门级芯片到底是多大规模?
综合 #工艺 #门 #物理设计
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白山头讲IC
2020ISSCC︱四倍无源增益和两阶失配误差整形NSSAR(一)
2020ISSCC #ADC
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芯启示
如何从0到1创立AI芯片公司?- 超超超深度解读寒武纪《招股书》
寒武纪 #AI #创业
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RTL2GDS
业界第一个真正意义上开源100 Gbps NIC Corundum介绍
NIC #开源 #FPGA
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网络交换FPGA
优化时序多阈值灵活应用
swap vth option
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芯灵动
FIFO阈值设置及深度计算原理
FPGA #FIFO深度计算
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FPGA自习室
千兆以太网(4):发送——ODDR原语和Wireshark抓包工具
FPGA #千兆以太网
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FPGA开源工作室
数字IC和FPGA工程师岗位职责和要求
数字IC #SoC #FPGA
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精进攻城狮
Verilog实现全并行比较算法(Latency=log2(N),N表示需要比较的数字个数)
全并行比较算法
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瓜大三哥
SystemVerilog面试题(26-30)
SystemVerilog
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数字芯片实验室
电赛专题 | G题-双路语音同传
电子设计大赛 #G题-双路语音同传
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数字积木
FPGA千兆网UDP通信
FPGA #UDP #通信
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OpenFPGA
IC技术圈简介
2020年元旦,我们,十多位IC行业的公众号号主,共同建立了一个 “ IC技术圈 ” 。经过短短几个月的发展,目前有33位成员。我们将在这里或分享经验,或传授技巧,或聊求职就业,或谈人生规划。
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