PCB画板有瓶颈？蛇形走线你真的会用吗？速看这篇干货教程！
在高速PCB设计中，时序控制与信号完整性变得愈发重要。你是否也曾面对总线时序不匹配的烦恼？有没有想过“蛇形走线”不仅是个美观技巧，更是一门高效提升性能的实战技能？ 今天我们就以Altium Designer中的单端与差分蛇形等长走线技巧为例，手把手教你掌握这项必备技能！每一步配图对应，让你看得懂、学得会！ 单端蛇形走线，时序控制第一步 在高速并行总线（如DDR SDRAM）设计中，由于多个数据信号
电路设计
0人已关注纳米网电路设计频道 — 提供电路设计领域最新资讯、技术文章和行业动态。
电路设计技术
压电驱动器设计中 AB 类输出级的性能评估
压电作动器广泛应用于各类定位系统中。这类作动器依托逆压电效应工作，这是一种物理换能机制：压电材料在接收电荷作用时会产生机械作用力。 但我们无法将运动控制器直接与压电作动器相连，必须搭配压电放大器。压电放大器也常被称作压电驱动器，是整套压电控制系统的核心关键部件。 市面上有各类大功率压电放大器可供选型。本文为三篇系列文章的第一篇，将对比解析AB 类与D 类输出级架构在压电放大器应用中的优缺点。正如后
小伙用6层PCB，做了个这样的工具！超实用！有4个功能……
工程名称：XM_POWER_KIT 数控电源+示波器+万用表+信号源四合一 工程作者：雪萌_Xuemeng 前言 这个小小的工具箱，有4大功能！ 它集成了： 数控电源 250W输出 示波器 500Khz带宽 波形发生器 最大50Khz任意波输出 万用表 3%精度 每一个单拎出来都很实用啊啊！！ 而这一切，就基于一块87×60mm的6层PCB实现****？！ 他怎么做到的？！咱瞅瞅他的设计方案！在那
这三种存储卡的连接器各有不同！看看你了解多少？
文章**概述** 本文深入探讨了存储卡连接器在现代电子系统中的重要性及其设计要点。文章首先概述了存储卡的基本概念、类型及其发展趋势，随后详细解析了存储卡连接器的插入类型、触头配置及通信协议。此外，文章还讨论了存储卡在多个领域的应用扩展，强调了Same Sky提供的互连解决方案如何满足多样化的设计需求，确保高性能数据存储与连接的兼容性。 固态存储卡作为模块化、非易失性存储解决方案，被广泛应用于各类电
这6种二极管，原来是这么用的！一文说清……
前言 在一些在很多时候，选型，真的让我挺无助的…… 做50Hz整流，随手抓了个1N4007，结果够用？ 电路老被静电打坏，要不要加TVS？ 相信很多小伙伴都遇到过类似的问题。 因此，我根据自己的踩坑经验，总结了下面6种常见二极管的【参数】【选型建议】，含无脑选型指南，遇到下述情况，直接照着选就得了！ PS：当然，文末还会做一个总结，不想看太多字可以直接下滑到文末。 一、通用二极管 代表型号：1N4
芝识课堂｜“电子退烧药”：玩转东芝Thermoflagger™ 过热保护（二）
上一期，我们给Thermoflagger™ 打了个比方，说它像一位警觉的“保安队长”，负责监听分布在各个角落的“侦察兵”——PTC热敏电阻。今天，我们就走进这位“队长”的办公室，看看它内部的架构和日常工作流程，彻底搞懂它是怎么工作的！ Thermoflagger™ 里面有什么？ 从Thermoflagger™ 的内部框图可以看出，它由恒流源、参考电压源、比较器和FLAG输出功能组成。Thermof
零基础学 PCB：从画第一条线到出板，新手也能一次成功！
你是不是也有过这样的经历：看着别人做出精致的 PCB 板，自己却对着 EDA 软件无从下手，连画第一条线都觉得难如登天？别慌！今天就带你从零开始，一步步走完 PCB 设计全流程，从画第一条线到顺利出板，全程通俗易懂，新手也能轻松上手！ 一、入门第一步：选对工具，轻松开启 PCB 之旅 工欲善其事，必先利其器。对于零基础新手，优先选择易上手、免费的 EDA 软件，降低学习门槛。 立创 EDA
信号完整性仿真：90%的工程师都在这5个地方翻车
说出来你可能不信，很多工程师拿着漂亮的仿真报告，实物一测试，问题全出来了。返工、延期、挨骂，样样都逃不掉。 归根结底，大多数问题都出在仿真方法上。今天就来聊聊信号完整性仿真中，90%的工程师都在犯的几个错误。 错误一：时域仿真和频域仿真傻傻分不清 有些工程师做仿真，要么只跑时域，要么只跑频域，觉得跑一个就够了。这其实是个大坑。 时域仿真告诉你的是：信号长什么样、眼图开多大、有没有出现过冲下冲。就像
告别环路响应慢！低延迟信号链设计方案来了
简介 电源等闭环系统采用具有控制逻辑的反馈环路。控制算法可以使用模拟或数字电路来实现。模拟控制环路使用固定的电路硬件，因此能够优化特定负载的控制反馈。相比之下，数字控制环路可以针对各种负载进行优化。此外，由于数字控制环路不容易受到无源元件容差的影响，因此数字控制环路可提供更高的精度。 本文讨论了一种低延迟控制电路，该电路使用模数转换器 (ADC) 和数模转换器 (DAC) 来实现数字控制环路。文中
Physical aware ECO
通常的后端流程里边，在流片的前几周，一定会有一段相当忙碌的时间，这段时间就是我们所说的ECO（Engineer Change Order ）阶段。 在最后一版layout完成了以后，后端工程师拿着这个宝贵的数据库，就要开始做timing和physical的ECO了，为了最终的流片做冲刺。 物理上的ECO一般包括以下一些的内容 起因：由于APR工具的library view所限和相关检查规则的不完整
从 IP 开始，学习数字逻辑：FIFO 篇（下）
为 FIFO 编写 testbench 在使用各种手段测试我们的 FIFO ip 之前，我们首先得写一个 testbench。testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句： FIFO，好好干，年底升职加薪。。 激励是不可能这么激励的。激励语句指的是为待测试模块的输入端口信号指定电平状态
你还分不清谐波失真、总谐波失真、总谐波失真加噪声吗？
什么是信号失真？ 时域上测量系统的输出波形应该与输入波形精确一致，只是幅值放大，时间延迟，这称为不失真测量。 通常放大电路的输入信号是复杂的多频信号，如果放大电路对信号的不同频率分量的增益不同，或者相对相移发生变化，就使输出波形发生失真，前者称为幅度失真，后者称为相位失真，如果出现了与输入不同的频率成分，则称为频率失真。 谐波失真，英文全称Harmonic Distortion，简称HD。 总谐
学硬件设计，有什么书籍可以推荐？
一、基础理论知识 1）电路分析基础（李瀚荪），这本书是教材，对于底子薄的同学，还是建议先看看的，主要是一些电路分析的定理、转换方式等。 2）像微机原理、线性电子电路、非线性电子电路、高频电子线路这些教材都建议看看。 二、数字电路设计 推荐《数字电子技术基础》（第六版，阎石），数字电路基础是电子专业必修课，高校教材内容也都是大差不差的，也可以看华成英的第五版。 如果是走FPGA/CPLD路线，需要学
Clock_gating之浅见番外
上次的Clock_gating之浅见的文章发表后，得到了一些热心朋友的反馈，这里就以下几个问题来做进一步的探讨： 1：clock gating max_fanout的限制 在DC里边的命令set_clock_gating_style有一个-max_fanout的选项，这个变量的意思是在创建clock-gating的时候，工具对clock-gating的fanout的一个限制，如果使用如下命令：
从 IP 开始，学习数字逻辑：FIFO 篇（上）
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip 的使用，会了解一个工程如何组织，如何阅读手册，如何通过仿真结果优化修改自己的设计。本系列就会通过使用一系列的基础 ip，讨论如何组织工程，阅读手册，编写基础的粘合逻辑，testbench 以及功能仿真。 使用 ip 对于数字逻辑方面的工
为什么贴片电阻有字，而贴片电容没有？
当你拆开一台手机或电脑的主板，密密麻麻的贴片元件中，会发现一个有趣的现象：芝麻大小的贴片电阻上印着数字或字母，而同样体积的贴片陶瓷电容却“光秃秃”一片。为什么两者在标识上差异如此明显？这背后不仅是制造工艺的差异，更隐藏着电子元件设计的底层逻辑。 一、参数标识：电阻的“身份证”与电容的“隐身术” 1. 电阻的精确性要求 电阻是电路中的“交通警察”，负责精确控制电流和电压。其阻值范围极广（从1Ω到1
芯片设计中的ESD防护设计介绍
本文主要讲述芯片设计中的ESD防护设计介绍。 在集成电路（IC）的设计、制造、封装、测试及应用全流程中，静电放电（ESD）是最常见且破坏性极强的隐患之一。ESD放电时间虽仅为纳秒至微秒级，但瞬时峰值电流可达数十安培，足以击穿芯片内部的精密结构。因此，芯片设计时需要集成专用的ESD防护电路，在输入/输出引脚、电源引脚附近形成低阻抗放电通路，将静电能量旁路到地，避免核心电路受损。 ESD防护设计的核心
鉴相/鉴频器(PFD)入门
本文将了解如何用鉴相/鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。 在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多 PLL 电路都会选择鉴相 / 鉴频器（PFD），而非单纯的鉴相器。PFD 是一种常用的时序逻辑电路，能够同时检测两路输入信号的相位差与频率差。正如本文将要介绍的，它比仅检测相位差的电路拥有更宽的捕获范围。 普
Clock Gating之浅见
当下这社会，没有几万个Clock Gating，出门都不好意思和别人打招呼！ 现在的深亚纳米工艺的设计中，低功耗已经是一个日渐总要的主题了，尤其是移动市场蓬勃发展起来之后，功耗的要求越来越严格，据传，在高级的手机系统开发的过程中，系统架构的设计，已经精确到每一个服务模块的毫安时（mAH）的级别，所以如果你的芯片功耗控制不下来，很有可能会被手机生产厂家踢出局。 在低功耗的世界里，我们有很多方法可做
时序电路为什么综合成了latch
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(!rstn) a <= 1'b0; else if(!setn) a <= 1'b1; else a <= a; 我们可以看到这段代码有两个特别之处： 同时有异
