集成电路制造中的缺陷检测
在追求极致性能与极小特征尺寸的集成电路制造领域，任何微小的异常均可能导致芯片失效。这些异常，即制造缺陷，是影响最终产品良率、性能与可靠性的直接因素。缺陷并非呈现单一形态，而是在晶圆经历上百道工艺步骤的过程中，不断演化、累积并显现，构成一幅复杂的图景。 一、缺
专栏文章列表（246）
横向扩散金属氧化物半导体：射频功率的架构
在这个万物互联的时代，你的手机信号能够稳定覆盖数公里，背后的功臣是一个你可能从未听过的核心器件——横向扩散金属氧化物半导体，简称LDMOS。 一、横向的秘密：LDMOS的工作原理 要理解LDMOS，不妨先回忆一下普通MOSFET的结构。在普通MOSFET中，
光刻工艺中的LER是什么？
在纳米级光刻工艺中，线边缘粗糙度（Line Edge Roughness, LER）是指光刻图案边缘与理论上完美光滑边缘之间的随机偏差。显影后，光刻胶边缘在电子显微镜下呈现类似锯齿的不规则图形。与之相关的线宽粗糙度（LWR）则强调线宽沿长度方向的波动。随着特征
封装载板应用的连接方式与分类
本次简单介绍芯片（IC）与封装载体（Substrate）与PCB之间最主流的几种互联方式。 正面（TOP面）连接：指芯片（IC）与封装载板（Substrate）之间的连接方式，位于整个载板的上层，是芯片内部信号与封装载体交互关键位置，用于将芯片功能引出。 背面
芯片制造“核心工艺”完全指南
IC芯片半导体工艺制造技术作为集成电路产业的核心支撑，其发展始终围绕高性能器件研发与工艺精度提升展开，形成涵盖硅片制备、氧化、光刻等关键环节的完整技术体系。 硅片制备 硅片制备作为工艺起点，以硅石与高纯度碳为原料，经高温电炉还原生成冶金级硅后，通过三氯氢硅提纯
半导体硅片包装与工装用具
本文介绍了半导体硅片包装与工装用具。 硅抛光片的洁净包装 硅抛光片的洁净包装作为半导体制造最后一道质量屏障，其技术体系已从基础防护向智能可控、绿色可持续方向深度演进。当前行业普遍采用的三层包装方案——包装盒、内层包装袋、外层复合膜袋——在洁净室分级环境下实现全
Fab中的PIE工程师介绍
本文介绍了Fab中的PIE工程师。 PIE岗位定义与核心价值 工艺整合工程师（Process Integration Engineer，简称PIE）是半导体晶圆制造工厂中的关键角色。PIE并不直接设计芯片，也不单独操作某一类工艺设备，而是负责将光刻、刻蚀、薄膜
一文读懂现代GPU架构：从晶体管到AI算力的硬核拆解
现在我们用的GPU早就不是当年只用来画游戏画面的显卡了，从AI大模型训练到科学模拟，所有高算力需求的场景里，GPU都是绝对的核心。 今天我们就拿NVIDIA RTX 30系用的GA102芯片来举例，一层一层拆开讲清楚，现代GPU到底是怎么设计出这么恐怖的算力的
封装载板制造特殊工艺——Via Post工艺
本文主要讲述Via Post工艺。 Via Post Coreless（无芯铜柱法工艺） Via Post 铜柱法无芯工艺，为越亚半导体（ACCESS）自研专利技术。作为国内早期布局IC封装载板量产的企业，越亚率先打破海外技术垄断，也是全球首批依托自主专利「铜
如何选到最优的载波组合？
本文主要讲述如何选到最优的载波组合。 应用背景 随着5G多频段部署的深入，5G越来越多的频段投入商用，特别是热点区域常采用多频覆盖。商用终端的CA能力参差不齐，如何让终端在复杂的商用网络中发挥自己最佳的CA能力，带来最佳的感知体验，对于多载波选择性添加的需求日
给晶体管上紧发条：外延应力如何提升芯片性能
本文主要讲述外延应力如何提升芯片性能。 在追求更高性能的征途中，工程师们发现了一个免费午餐——应变硅技术。通过在特定区域引入晶格应力，可以显著提升载流子的迁移率，从而在不缩小尺寸的情况下提高晶体管的驱动电流。其中，选择性外延生长是施加应力的核心手段。那么，应力
芯片设计中的ESD防护设计介绍
本文主要讲述芯片设计中的ESD防护设计介绍。 在集成电路（IC）的设计、制造、封装、测试及应用全流程中，静电放电（ESD）是最常见且破坏性极强的隐患之一。ESD放电时间虽仅为纳秒至微秒级，但瞬时峰值电流可达数十安培，足以击穿芯片内部的精密结构。因此，芯片设计时
鉴相/鉴频器(PFD)入门
本文将了解如何用鉴相/鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。 在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多 PLL 电路都会选择鉴相 / 鉴频器（PFD），而非单纯的鉴相器。P
常见的封装失效现象
本文主要讲述常见的封装失效现象。 金线偏移 金线偏移是封装环节中最为常见的失效形式之一，IC元器件往往因金线偏移量超出合理范围，导致相邻金线相互接触，进而引发短路（Short Shot），严重时还会造成金线断裂形成断路，最终导致元器件出现功能性缺陷。引发金线偏
ICP MS的工作原理
本文介绍了电感耦合等离子体质谱仪的工作原理。 什么是ICP MS? ICP-MS（电感耦合等离子体质谱仪），全称为 Inductively Coupled Plasma Mass Spectrometry，是目前无机元素（特别是金属元素）痕量与超痕量分析领域
GPU和LPU，谁才是AI“最优解”？读完这篇你也能说清。
本文介绍了GPU和LPU的区别与各自适用场景。 众所周知，AI芯片领域，英伟达GPU一家独大，但最近有个新选手跳出来叫板——LPU，专门做大语言模型处理（LLM）的新架构。 这玩意到底是黑科技还是炒概念？今天咱就硬核拆解，谁才是AI的最优解，看完你就懂了。 核
外延与CVD之间的区别
本文介绍了薄膜沉积工艺中外延和化学气相沉积的区别。 在芯片制造的薄膜沉积工艺中，有两种技术常常被相提并论，却又有着本质的区别——外延和化学气相沉积。它们就像一对表兄弟，同属“气相生长”家族，但性格迥异，各有所长。有时候，它们泾渭分明；有时候，又能在特定条件下互
什么是mems？
本文介绍了什么是微机电系统（MEMS）。 MEMS（Micro-Electro-Mechanical Systems），中文全称是微机电系统。 简单来说，它就是把传统的物理机械系统（比如齿轮、弹簧、杠杆、薄膜）和电子电路“微缩”到了微米甚至纳米级别，然后将它
集成电路工艺量测技术概述
本文介绍了在前段、中段、后段中分别用到的量测技术。 一、前段（FEOL）量检测技术 前端制程（Front End of Line, FEOL）是集成电路制造中形成晶体管等核心有源器件的阶段。在这一纳米尺度的精密制造过程中，量检测技术如同“制程之眼”，通过实时、
多重曝光给良率挖了多少坑？
本文介绍了多重曝光技术对良率的影响。 良率是决定先进制程芯片能不能卖、赚不赚钱的核心，从来不是制造端一个环节的事，从设计、光刻、架构到封装，全链路都是博弈。 摩尔定律走到下半场，拼的不是谁能做更小的晶体管，而是谁能把良率玩明白。 1. 先搞懂：良率到底是怎么算