32nm 以下制程遭遇多晶硅栅与 SiO₂介质物理瓶颈，HKMG 高 k 金属栅成为核心方案。Gate-First 与 Gate-Last 两条路线各有取舍，多层金属栅堆叠设计持续迭代，贯穿 FinFET 直至 GAA 工艺。
当制程迈入 32nm 以下，传统多晶硅栅 + 二氧化硅栅介质彻底走到物理极限：超薄 SiO₂带来量子隧穿漏电、多晶硅耗尽效应大幅削弱驱动电流。
HKMG（高 k 介质 + 金属栅极） 成为延续摩尔定律的路线，而 FinFET 晶体管的大规模量产，更是把多层复合金属栅堆叠推向工艺核心。
传统方案两大致命缺陷
1）SiO₂栅介质隧穿漏电：器件微缩要求栅介质等效厚度 EOT 不断降低，SiO₂物理厚度低于 1.2nm 时，电子会直接隧穿穿过氧化层，关态漏电飙升、芯片静态功耗暴增。HfO₂等高 k 材料介电常数是 SiO₂的 4 倍以上，同等 EOT 下物理厚度更大，漏电可大幅降低。
2）多晶硅耗尽效应：多晶硅栅通电后表面会形成耗尽层，等效增厚栅介质、降低栅控能力，晶体管开关速度、驱动电流大幅下滑。金属栅无耗尽层，栅电容完全释放，器件性能显著提升。
HKMG 栅极堆叠基础分层
从沟道鳍片到栅填充金属，标准五层结构：
界面层 IL（超薄 SiO₂，~1nm）
钝化硅鳍表面悬挂键，降低界面缺陷；缓冲硅与高 k 介质的晶格失配，避免界面漏电。厚度严格控制，过厚会拉高 EOT、削弱栅控能力。
高 k 介质层 HfO₂（~1nm）
整套 HKMG 的核心，取代 SiO₂压制隧穿漏电，FinFET 三维鳍顶面、侧壁均需 ALD 均匀成膜。
阻挡层 Ta/TaN
隔绝上层金属原子扩散侵入 HfO₂，防止高 k 介质被金属污染、阈值电压漂移，同时隔绝功函数层与填充钨发生界面反应。
功函数调节层（核心区分 NMOS/PMOS）
决定晶体管阈值 Vt，是各家工艺差异化关键：
PMOS 需要高功函数金属：TiN（费米能级靠近价带，降低 PMOS 开启电压）
NMOS 需要低功函数金属：TiAl（费米能级靠近导带）
栅填充金属 W（钨）
低电阻率、高温稳定，取代早期 TiAl 填充，适配狭窄 FinFET 栅沟槽，降低栅极电阻，提升高频性能。
两大 HKMG 工艺路线：Gate-First vs Gate-Last
Gate-First 先栅工艺技术
流程：先沉积完整 HKMG 金属栅堆叠→再做源漏离子注入 + 高温激活退火
先栅工艺技术，又称金属嵌入多晶硅（Metal Inserted Poly Silicon - MIPS）工艺技术。在该工艺中，所采用的栅介质材料为 HfSiON。其特点为在 high-k 材料和多晶硅栅（poly-Si）之间插入了一层金属材料。
具体而言，金属嵌入栅极工艺技术是在高 K 介质材料与多晶硅栅之间嵌入高熔点金属 TiN 层以及不同功函数层。
在调整栅极功函数时，采用了不同的覆盖层材料。对于 NMOS 栅极工艺，覆盖层选用的是一层氧化镧(La₂O₃) 薄层,而在 PMOS 栅极工艺中，覆盖层的材料为一层氧化铝(Al₂O₃) 薄层。
Gate Last 后栅工艺技术
流程：先做多晶硅牺牲虚栅→完成源漏注入、高温退火全部高温工序→选择性刻蚀掉多晶硅沟槽→低温沉积整套 HfO₂+ 多层金属栅堆叠
后栅工艺技术，也称为金属替代栅（Replacement Metal Gate, RMG）工艺。其栅极采用金属材料，其栅介质材料为纯 HfO₂。
RMG 工艺使用原子层淀积技术（ALD）来淀积高 K 介质材料 HfO₂。在 RMG工艺中，对于 PMOS 和 NMOS，所使用的金属栅极材料有所不同。
PMOS 的金属栅材料为 TiN，NMOS 的金属栅材料为 TiAl。由于金属栅极是淀积在多晶硅沟槽内的，对淀积工艺的台阶覆盖率要求较高，因此选择原子层淀积技术进行金属栅极的淀积，以确保工艺的有效性和器件性能的稳定性。
金属栅全程无高温冲击，HfO₂、功函数层界面稳定，Vt 一致性极强；NMOS/PMOS 可分别沉积不同功函数金属，灵活优化高低功耗器件；适配 FinFET 立体鳍结构
Intel 22nm/14nm FinFET 金属栅极详细拆解
Intel 22nm
PMOS 栅堆栈：SiO₂界面层→Hf 高 k→Ta 阻挡层→TiN 功函数层→TiN 阻挡→钨 (W) 填充
NMOS 栅堆栈：SiO₂界面层→Hf 高 k→Ta 阻挡层→TiAlN 低功函数层→TiN 阻挡→钨 (W) 填充
关键工艺迭代：前代 32nm 栅填充为 TiAl，22nm 全面更换金属钨填充，降低栅极串联电阻，适配高密度鳍阵列。
最小实测栅长 25nm，Ti 硅化物源漏（放弃 Ni 硅化物），栅背刻工艺实现自对准接触孔 M0，大幅缩小接触面积。
Samsung 20nm
Intel 14nm
尺寸微缩：最小栅长 22nm，鳍间距 42nm，栅接触间距 70nm；
金属层微调：
PMOS：TiN 功函数层厚度优化，提升空穴迁移率，匹配更小 SiGe 源漏应力区；
NMOS：TiAl/TiAlN 复合功函数层，分层厚度精细调控，多阈值（Vt）器件实现；
PMOS 与 NMOS 金属栅材料差异底层逻辑
CMOS 电路需要两种载流子（电子 / 空穴）分别导通，必须通过不同功函数金属匹配硅带隙，实现低阈值电压：
PMOS（空穴导电）→高功函数 TiN，TiN 功函数～4.7eV，靠近硅价带，空穴隧穿势垒低，大幅降低 PMOS 开启电压，搭配嵌入式 SiGe 源漏双应力提升空穴迁移率，Intel / 三星 / 台积电 PMOS 统一采用 TiN。
NMOS（电子导电）→低功函数 TiAl/TiAlN/TiAlC铝元素大幅降低金属功函数（4.3~4.5eV），匹配硅导带，电子导通阻力更小：
Intel 22/14nm：TiAlN；台积电 20nm：TiAlN；三星 14nm FinFET：TiAlC
5nm 及以下
FinFET 三面包裹栅走到极限 --> GAA 纳米片四面包裹沟道：
高 k 介质仍为 Hf 基体系，ALD 沉积要求更高均匀度；
功函数金属更薄，采用多层超薄 TiN/TiAl 复合精准调 Vt；
金属栅极材料、堆叠厚度、沟槽形貌直接决定晶体管阈值、漏电、驱动电流，是芯片性能、功耗、良率的决定性工艺模块，从 22nm FinFET 一直延续至 3nm GAA 时代以至埃米时代。
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