FinFET的器件结构与基本工艺流程

本文介绍了FinFET的器件结构与基本工艺流程。

这篇文章转向逻辑器件领域，介绍鳍式场效应晶体管（fin field-effect transistor，FinFET）——目前先进逻辑芯片中广泛采用的三维器件结构。与DRAM和3D NAND通过电容或电荷存储层来保存数据不同，FinFET属于逻辑器件范畴，其核心功能是提升晶体管的开关速度和能效。

平面MOSFET遇到的瓶颈

在平面MOSFET中，沟道平行于硅片表面，栅极在沟道上方控制电流的通断。随着技术节点推进，栅极长度不断缩短，源极和漏极之间的沟道越来越短。当沟道长度缩短到一定程度后，源漏耗尽区在沟道中相互靠拢，导致关态漏电流增大——这一问题被称为短沟道效应。

传统上，解决短沟道效应的一种方法是减薄栅氧化层厚度以增强栅控能力。但当氧化层厚度减薄至接近物理极限时，量子隧穿效应导致栅漏电流急剧增加，氧化层厚度无法继续等比例缩小。单纯依靠平面缩放已不能兼顾性能提升与功耗控制，业界需要一种在不显著增加漏电的前提下继续提高驱动电流的新结构。

从双栅到三栅：FinFET的基本结构

FinFET的核心思路是将沟道从平面“立”起来——在硅表面形成一个竖直的薄鳍，栅极从三面包围该鳍的侧壁和顶部。相比平面MOSFET仅有顶部一个栅极面，FinFET的栅极同时控制鳍的两个侧壁和顶部，形成三个导电沟道。这种三面环绕的结构显著增强了栅极对沟道的控制能力，有效抑制了短沟道效应。

在相同特征尺寸下，FinFET的有效沟道宽度W等于两倍鳍高加鳍顶宽度（W = 2H_fin + CD_fin）。由于鳍高远大于鳍宽，有效沟道宽度主要取决于鳍高。通过增加鳍高，可以在不增加芯片表面积的前提下增大驱动电流。同时，FinFET在关断状态下工作于全耗尽模式——整个鳍体中的载流子被完全耗尽，因此关态漏电流远低于部分耗尽的平面MOSFET。

FinFET的两种工艺路线

早期的FinFET采用绝缘体上硅（silicon-on-insulator，SOI）衬底制造。SOI衬底的结构是在硅衬底上方有一层埋氧层，埋氧层之上是一薄层单晶硅。制造时，刻蚀这层薄硅并停止在埋氧层表面，硅鳍的高度由SOI顶层的厚度直接决定。随后在鳍表面生长栅氧化层并沉积多晶硅作为栅极，经栅极刻蚀和源漏注入后完成器件制造。SOI方案的优点是鳍高由衬底结构预先确定，工艺控制相对简单，但SOI衬底的成本明显高于普通体硅衬底。

为了降低成本，业界后续开发了在体硅衬底上制造FinFET的工艺。体硅方案的起始步骤与SOI方案类似，但硅鳍刻蚀后并不立即形成栅极，而是先沉积氧化硅填充鳍间间隙并进行化学机械抛光，随后将氧化硅回刻至预定深度，暴露出的硅鳍高度即有效鳍高。后续栅极形成和源漏注入的步骤与SOI方案基本相同。体硅方案的鳍高通过氧化硅回刻工艺控制，而非由衬底结构决定，工艺控制难度较高，但衬底成本显著降低。

两种方案在最终器件结构上基本一致——都是在体硅或SOI衬底上形成竖直的硅鳍，栅极从三面包围鳍的侧壁。体硅方案的额外之处在于需要在鳍底部进行掺杂以形成隔离结，防止鳍与硅衬底之间的电学串扰。随着工艺成熟度的提高，体硅FinFET已成为主流方案。

制造中的主要挑战

FinFET制造面临多项独特挑战。鳍片形成方面——鳍片具有最小的图案节距，先进技术节点中鳍节距仅约42纳米，必须采用自对准双重或四重图形化技术才能形成。硅鳍刻蚀过程中，鳍间的间隙深而窄，深宽比高，刻蚀形貌的控制难度较大。氧化硅回刻方面——回刻深度决定有效鳍高，鳍高决定沟道宽度和驱动电流，因此需要精确控制回刻的均匀性和终点。栅极刻蚀方面——栅极多晶硅沉积在鳍片表面而非平坦硅片上，刻蚀时既要清除鳍片之间的多晶硅，又不能损伤鳍片顶部的栅氧化层，刻蚀工艺窗口比平面MOSFET窄得多。

从平面到鳍式，MOSFET的沟道从水平变为竖直，器件的缩放维度从二维扩展到了三维。本篇介绍的是FinFET的早期工艺路线，采用多晶硅/SiON作为栅极堆叠。目前量产中的先进FinFET已全部采用高k金属栅极替代多晶硅栅极，其工艺实现方式将在下一篇中详细介绍。