3D NAND的基本原理与优势介绍

本文介绍了3D NAND的基本原理与优势。

DRAM属于易失性存储器——断电后数据即丢失。而闪存（flash memory）属于非易失性存储器（non-volatile memory，NVM），断电后仍能保持数据，因此广泛应用于U盘、存储卡和固态硬盘等产品中。

闪存单元的基本结构

闪存单元的结构与n沟道MOSFET类似，同样具有p阱和n型源漏，核心区别在于其栅极部分——闪存单元包含一个浮栅（floating gate，FG）和一个控制栅（control gate，CG），两者之间由层间栅介质（inter-gate dielectric，IGD）隔开。浮栅用于存储电荷，控制栅用于控制数据写入和擦除。

 写入数据时，电子从漏极隧穿栅氧化层进入浮栅并被捕获在其中。擦除数据时，存储的电子从浮栅隧穿层间栅介质进入控制栅。每次电子隧穿都会对栅介质造成一定程度的损伤，因此闪存单元的写入/擦除次数有限，通常约十万次。

平面NAND闪存中的浮栅通常以多晶硅实现，而目前主流的三维NAND则采用氮化硅电荷陷阱层（charge trap layer）替代多晶硅浮栅。

NOR与NAND的差异

根据存储单元的连接方式，闪存分为NOR和NAND两种类型。NOR闪存中每个存储单元都有独立的位线接触和源线接触，可随机访问任意单元。NAND闪存则以串为单位共享位线接触和源线接触，每串包含数十个存储单元串联连接，通过串两端的选通晶体管控制访问。

NOR闪存读取速度较快，但写入和擦除速度较慢，且由于位线接触密集而单元面积较大，成本较高。NAND闪存虽然无法随机访问，但单元面积小、存储密度高，因此在大容量存储领域占据主导地位。

平面NAND的缩放困境

平面NAND闪存具有所有平面IC器件中最高的图案密度。以单次光刻分辨能力为基准，平面NAND的最小单元面积可达四倍特征尺寸平方（4F²）。以16纳米技术节点为例，其字线节距为32纳米，已远超193纳米浸没式光刻的单次曝光能力极限，必须采用节距三倍或四倍图形化工艺。

随着技术节点向10纳米以下推进，至少三层关键光刻层——有源区、字线和位线——都需要四倍图形化或更复杂的多重图形化工艺。这使平面NAND的制造成本急剧上升，单纯的平面缩放在经济上已不可行。

垂直堆叠的密度优势

三维NAND将传统平面排列的存储串改为垂直方向排列。以四层堆叠的存储串为例，四位存储单元在垂直方向串联，版图单元面积仅为六倍特征尺寸平方（6F²），但等效于四位平面存储单元，因此单位面积密度等效为1.5F²。

这一方案的根本优势在于将缩放难度从光刻分辨率转移到垂直工艺能力上。以32层堆叠的三维NAND为例，采用6F²的版图，等效存储密度相当于16纳米平面NAND的4F²单元。计算可得74纳米技术节点的三维NAND即可达到16纳米平面NAND的存储密度，而74纳米节距完全可采用单次193纳米浸没式光刻工艺完成，无需任何多重图形化。

通过增加堆叠层数，三维NAND可以持续提升存储密度而无需缩小特征尺寸。目前已量产的堆叠层数从32层扩展到48层、64层，并向96层和128层推进。每增加一层，存储密度相应增加，而光刻分辨率要求保持不变。

工艺难点的转移

三维NAND将工艺难点从光刻转移到了刻蚀和沉积领域。通道孔的深宽比随堆叠层数增加而增大，目前已超过30:1，未来将达到更高数值。在多对氧化物/氮化物交替堆叠中刻蚀出笔直且底部圆整的通道孔，在孔壁上以原子层沉积工艺实现各层薄膜的共形覆盖，以及在不同深度的阶梯面上刻蚀接触孔，都是三维NAND制造中的主要挑战。

从平面NAND到三维NAND，存储密度的提升方式发生了根本转变——从依赖光刻分辨率缩小特征尺寸，转向依赖垂直工艺能力增加堆叠层数。这种转变使NAND闪存的缩放脱离了光刻技术的束缚。下一篇我们将进入三维NAND的具体制造流程，从外围CMOS器件和阵列区的多层沉积开始逐步展开。