SRAM 微缩——从 FinFET 瓶颈到 CFET 垂直堆叠

2026-08-18 09:41 来源：中国科学院半导体研究所制造工艺 7 次阅读

摘要：本文介绍了SRAM 微缩。过去，SRAM bitcell 的密度提升主要依赖于光刻技术的迭代，即通过持续缩小 contacted poly pitch（CPP）与 metal pitch（MP）来压缩单元面积。然而，随着工艺节点推进至纳米尺度，短沟道效应、工艺波动及寄生参数等非理想因素显著加剧，单纯依靠几何微缩的成本与复杂度陡增。在摩尔定律逼近物理极限并遭遇能效墙（power wall）的双

本文介绍了SRAM 微缩。

过去，SRAM bitcell 的密度提升主要依赖于光刻技术的迭代，即通过持续缩小 contacted poly pitch（CPP）与 metal pitch（MP）来压缩单元面积。

然而，随着工艺节点推进至纳米尺度，短沟道效应、工艺波动及寄生参数等非理想因素显著加剧，单纯依靠几何微缩的成本与复杂度陡增。

在摩尔定律逼近物理极限并遭遇能效墙（power wall）的双重制约下，作为片上缓存核心介质的 SRAM，其密度与能效已成为决定处理器整体性能的关键瓶颈。

SRAM微缩的技术演进路线图

在今年的VLSI研讨会上IMEC展示了最新技术路线图，可以清晰地看到SRAM微缩的未来趋势：它不再仅仅依赖于光刻精度的提升，而是通过器件架构的根本性变革（从FinFET到GAA Nanosheet，再到Forksheet和CFET）以及背面供电网络（BSPDN）等系统级协同优化来实现。

FinFET 末期（N5→N3）

在 N5 及之前节点，SRAM 缩放遵循传统平面几何微缩：通过缩小 CPP & MP 压缩 bitcell 面积。TSMC N5 HD SRAM 约为 0.021 µm²。

进入 N3，CPP 逼近 42nm 以下，引发三重硬约束：

短沟道控制失效：亚阈值摆幅（SS）退化，SRAM 静态噪声容限（SNM）恶化；

接触电阻剧增：FinFET 源漏接触面积随 fin 间距缩小而指数级上升；

SADP/SAQP 图案化悬崖：多重图形化成本陡增，且边缘粗糙度直接影响器件匹配。

结果是 SRAM scaling 实质性停滞。TSMC N3 bitcell 仅微缩至约 0.0199 µm²（较 N5 缩小约 5%）。至此，单纯光刻 pitch 微缩已无法继续驱动 SRAM 密度提升。

GAA Nanosheet 时代（N2 / A14）

GAA Nanosheet 器件结构

N2 节点引入 Gate-All-Around（GAA）Nanosheet，以水平堆叠纳米片取代 fin。该结构带来两项对 SRAM 的直接收益：

静电控制增强：全环绕栅极使栅极对沟道的控制能力优于 FinFET，允许在更短沟道长度下维持低漏电流，从而支持更紧凑的器件间距；

N/P 调制：独立 nanosheet 宽度控制使 PU/PD/PG 晶体管比例优化空间扩大，6T bitcell 可在更小面积下满足读写裕量。

背面电源网络（BSPDN / SPR）

在GAA架构中，引入背部供电方案，将电源网络部分迁移至晶圆背面。对 SRAM 阵列而言，背面直接 contact 不仅降低 IR drop，更释放了正面金属层资源用于 bitcell 内部信号布线。A14 节点 SRAM 密度因此额外提升 ~10%，同时最低工作电压（Vmin）得到改善。

IMEC 在 Nanosheet 节点进一步展示 backside split-VDD write-assist：利用背面独立布线实现字线级电源分割。

Forksheet 过渡期（A10）

A10 节点采用 Forksheet（FS）结构，在 N/P 有源区之间插入介电墙（dielectric wall），取代传统的物理间距隔离。该结构使 SRAM cell height（CH）从 Nanosheet 时代的 226nm（N2）/ 215.5nm（A14）压缩至 180nm（A10）。

Forksheet 本质上是 Nanosheet 与 CFET 之间的折中：它通过介电墙显著压缩了 N-P 间距，但 N 型与 P 型器件仍共面制造，避免了 CFET 的垂直堆叠工艺复杂度。然而，imec 评估认为 Forksheet 的缩放红利有限，CFET 才是下一代 SRAM 面积微缩的核心杠杆。

CFET 时代（A7→A3）：垂直堆叠

当平面器件的横向间距逼近物理极限，CFET（Complementary FET）通过将 nFET 与 pFET 垂直堆叠于同一栅极结构内，从根本上消除了传统 CMOS 的 N-P 间距，成为 SRAM 微缩的最主要驱动力。