从 IP 开始，学习数字逻辑：FIFO 篇（下）
为 FIFO 编写 testbench 在使用各种手段测试我们的 FIFO ip 之前，我们首先得写一个 testbench。testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句： FIFO，好好干，年底升职加薪。。 激励是不可能这么激励的。激励语句指的是为待测试模块的输入端口信号指定电平状态
电路设计
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电路设计技术
你还分不清谐波失真、总谐波失真、总谐波失真加噪声吗？
什么是信号失真？ 时域上测量系统的输出波形应该与输入波形精确一致，只是幅值放大，时间延迟，这称为不失真测量。 通常放大电路的输入信号是复杂的多频信号，如果放大电路对信号的不同频率分量的增益不同，或者相对相移发生变化，就使输出波形发生失真，前者称为幅度失真，后者称为相位失真，如果出现了与输入不同的频率成分，则称为频率失真。 谐波失真，英文全称Harmonic Distortion，简称HD。 总谐
学硬件设计，有什么书籍可以推荐？
一、基础理论知识 1）电路分析基础（李瀚荪），这本书是教材，对于底子薄的同学，还是建议先看看的，主要是一些电路分析的定理、转换方式等。 2）像微机原理、线性电子电路、非线性电子电路、高频电子线路这些教材都建议看看。 二、数字电路设计 推荐《数字电子技术基础》（第六版，阎石），数字电路基础是电子专业必修课，高校教材内容也都是大差不差的，也可以看华成英的第五版。 如果是走FPGA/CPLD路线，需要学
Clock_gating之浅见番外
上次的Clock_gating之浅见的文章发表后，得到了一些热心朋友的反馈，这里就以下几个问题来做进一步的探讨： 1：clock gating max_fanout的限制 在DC里边的命令set_clock_gating_style有一个-max_fanout的选项，这个变量的意思是在创建clock-gating的时候，工具对clock-gating的fanout的一个限制，如果使用如下命令：
从 IP 开始，学习数字逻辑：FIFO 篇（上）
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip 的使用，会了解一个工程如何组织，如何阅读手册，如何通过仿真结果优化修改自己的设计。本系列就会通过使用一系列的基础 ip，讨论如何组织工程，阅读手册，编写基础的粘合逻辑，testbench 以及功能仿真。 使用 ip 对于数字逻辑方面的工
为什么贴片电阻有字，而贴片电容没有？
当你拆开一台手机或电脑的主板，密密麻麻的贴片元件中，会发现一个有趣的现象：芝麻大小的贴片电阻上印着数字或字母，而同样体积的贴片陶瓷电容却“光秃秃”一片。为什么两者在标识上差异如此明显？这背后不仅是制造工艺的差异，更隐藏着电子元件设计的底层逻辑。 一、参数标识：电阻的“身份证”与电容的“隐身术” 1. 电阻的精确性要求 电阻是电路中的“交通警察”，负责精确控制电流和电压。其阻值范围极广（从1Ω到1
芯片设计中的ESD防护设计介绍
本文主要讲述芯片设计中的ESD防护设计介绍。 在集成电路（IC）的设计、制造、封装、测试及应用全流程中，静电放电（ESD）是最常见且破坏性极强的隐患之一。ESD放电时间虽仅为纳秒至微秒级，但瞬时峰值电流可达数十安培，足以击穿芯片内部的精密结构。因此，芯片设计时需要集成专用的ESD防护电路，在输入/输出引脚、电源引脚附近形成低阻抗放电通路，将静电能量旁路到地，避免核心电路受损。 ESD防护设计的核心
鉴相/鉴频器(PFD)入门
本文将了解如何用鉴相/鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。 在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多 PLL 电路都会选择鉴相 / 鉴频器（PFD），而非单纯的鉴相器。PFD 是一种常用的时序逻辑电路，能够同时检测两路输入信号的相位差与频率差。正如本文将要介绍的，它比仅检测相位差的电路拥有更宽的捕获范围。 普
Clock Gating之浅见
当下这社会，没有几万个Clock Gating，出门都不好意思和别人打招呼！ 现在的深亚纳米工艺的设计中，低功耗已经是一个日渐总要的主题了，尤其是移动市场蓬勃发展起来之后，功耗的要求越来越严格，据传，在高级的手机系统开发的过程中，系统架构的设计，已经精确到每一个服务模块的毫安时（mAH）的级别，所以如果你的芯片功耗控制不下来，很有可能会被手机生产厂家踢出局。 在低功耗的世界里，我们有很多方法可做
时序电路为什么综合成了latch
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。 always@(posedge clk, negedge rstn, negedge setn) if(!rstn) a <= 1'b0; else if(!setn) a <= 1'b1; else a <= a; 我们可以看到这段代码有两个特别之处： 同时有异
vcs+verdi仿真Verilog代码
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下： //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C ); always @ ( pose
用100多年，也不会坏？！小伙花10元， 做了个这样的U盘……
工程名称：铁电U盘 · USB FRAM DISK 前言 据说，这个U盘能做到——永久**存储、无限擦写、零延迟写入、还抗辐射？** 这4个特点，代表了这个U盘能： ——“永远”不坏 ——且每次打开，储存的资料都在 而且做一个这样的U盘只花10元？！ 所以……它咋做到的？真能做到？ 先瞅瞅它的电路设计和硬件参数！ *0***1 设计图 ” 电路部分，作者只用了一颗主控+一颗FRAM。 原理图
电路板常用的几种胶，你知道几种？
一、红胶 红胶是一种聚烯化合物，受热后容易发生固化，当它所受的温度达到150℃凝固点时候，红胶就开始由膏状体变成固体，利用这一特性，可以用点胶或者印刷的方式对贴片元器件进行固定，线路板元件使用贴片红胶可以通过烤箱或者回流焊进行加热固化。 线路板上的元件，特别是双面贴装的线路板，过波峰焊的时候使用贴片红胶固定，可以让背面的小型贴片元件不会掉落到锡炉中。红胶有几大特点： ①对各种芯片元件均可获得稳定
quartus 如何实现IP核的参数化调用
在进行编码时，我们时常会使用到乘法器，除法器，等较复杂功能模块，为此fpga vendor设计定制了IP核，用户通过调用IP核来实现所需功能，耗费资源少且利于时序收敛。我们在日常verilog编码过程期望通过参数化的方式调用IP核。例如IP的位宽，时延，部分关键特性期望可以通过参数调用的方式实现，而不是通过打开GUI界面通过手动选择的方式实现。其实实现方式很简单。首先通过手动打开quart
【芯片工具】在Verdi上“量带宽”的tcl脚本
这个脚本在多年之前我就想做出来的，算是很执念的一件事。但是无奈自己的tcl编程能力和Verdi相关指令行掌握的太弱了，尝试了几次都没有成功。而这次我决定借助大模型力量再试一次，所以对着DS描述了这个脚本的行为： 但是后面想了想，描述的不够准确，于是进行了第二次描述： 其实想要的效果就是这样的（完成版）： 讲真当年看到这个脚本的实现效果时真的是迷得我走不动道，所以这次必须要实现出来。 要在Ve
对照一下 你是否误解了变压器初级 / 次级阻抗？
文章**概述** 在查看 DigiKey 上的变压器规格时，不少工程师会注意到参数表中出现 “初级阻抗”与 “次级阻抗”。但这往往会引发疑问： 变压器本身到底有没有阻抗？ 参数中列出的初级/次级阻抗该如何理解？ 这些阻抗是否等同于电力行业常提到的“百分比阻抗”或 Z%？ 本文将结合一位用户的问题与工程师的专业解答，对上述概念进行系统说明。 一、原始问题： 用户的理解包括两点： 变
晶振为什么不能放置在PCB边缘？
大家好，我是记得诚。 晶振在布局时，一般是不能放置在PCB边缘的，今天以一个实际案例讲解。 某行车记录仪，测试的时候要加一个外接适配器，在机器上电运行测试时发现超标，具体频点是84MHz、144MHz、168MHz，需要分析其辐射超标产生的原因，并给出相应的对策，辐射测试数据如下： 图1：辐射测试数据 1、辐射源头分析 该产品只有一块PCB，板子上有一个12MHz的晶体。其中超标频点恰好都是12
开源AFX-SATA-DMA 控制器：高速存储接口的完整实现（附源码）
前言 开源 AFX-SATA-DMA 控制器：高速存储接口的完整实现（附源码） SATA 的开源并不是我的主要目的。这个项目最初的出发点，其实是想借此验证和实践 cocotb 仿真的完整流程，以及构建一套自主可控的 FPGA 开发工具链。可以说，是为了这点醋，才包了这顿饺子。不过既然 SATA 协议都已经实现出来了，索性就把它开源出来。开源的好处是双向的：对大家来说，可以借此深入学习SATA 协议
工程师必备电容选型知识分享
一、电容选型的关键参数 在选型之前，我们需要明确电容的几个关键参数，这些参数将直接影响电容的性能和适用场景： • 容量（Capacitance）：电容存储电荷的能力，单位是法拉（F），常用单位有微法（μF）、纳法（nF）和皮法（pF）。 • 额定电压（Voltage Rating）：电容能够承受的最大直流电压，超过该电压可能会导致电容损坏。 • 等效串联电阻（Equivalent Series
set_input_delay中-add_delay的作用
在设置input_delay时，我们经常会使用下面的方式： set_input_delay -clock clk -min 2 [get_ports data_in] set_input_delay -clock clk -max 4 [get_ports data_in] 但有时也会在后面增加一个-add_delay的参数： set_input_delay -clock clk -max 2.1