ADI芯品推荐丨24位、1MSPS、μModule DAQ解决方案
设计低噪声、高稳定性的精密信号链，往往挑战重重。传统的分立器件方案，不仅要求团队吃透海量数据手册、精通各项复杂概念，还极度考验PCB布局功底。即便如此，器件堆叠带来的大面积、高功耗，以及后期耗时耗力的调试与校准，依然让人无比头疼。如何才能迅速摆脱这些不确定性的折磨，快速抓住市场机遇？ ADAQ7769-1是一款24位精密数据采集 (DAQ) μModule® 系统，它将信号调理、转换和处理模块封装
半导体
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半导体技术
当存算一体开始谈论"通用"
8月，苏州亿铸智能科技有限公司宣布完成新一轮融资，涌铧投资、中科英智、树院基金、大米创投、新微资本等机构联合参投。至此，这家成立六年的芯片公司累计融资额突破10亿元。 如果这只是一条普通的融资新闻，大概不值得多费笔墨。但就在一个月前的WAIC 2026上，亿铸科技联合创始人、总裁徐芳在一场产业链论坛上抛出了一套"通用存算一体三大定律"——搬运代价定律、通用边界定律、异构终局定律。一家尚在从POC走
SRAM 微缩——从 FinFET 瓶颈到 CFET 垂直堆叠
本文介绍了SRAM 微缩。 过去，SRAM bitcell 的密度提升主要依赖于光刻技术的迭代，即通过持续缩小 contacted poly pitch（CPP）与 metal pitch（MP）来压缩单元面积。 然而，随着工艺节点推进至纳米尺度，短沟道效应、工艺波动及寄生参数等非理想因素显著加剧，单纯依靠几何微缩的成本与复杂度陡增。 在摩尔定律逼近物理极限并遭遇能效墙（power wall）的双
3D NAND的基本原理与优势介绍
本文介绍了3D NAND的基本原理与优势。 DRAM属于易失性存储器——断电后数据即丢失。而闪存（flash memory）属于非易失性存储器（non-volatile memory，NVM），断电后仍能保持数据，因此广泛应用于U盘、存储卡和固态硬盘等产品中。 闪存单元的基本结构 闪存单元的结构与n沟道MOSFET类似，同样具有p阱和n型源漏，核心区别在于其栅极部分——闪存单元包含一个浮栅（flo
HKMG高k值栅极堆叠的秘密：两种晶体管共用工艺，却有不同选择
本文介绍了算力互联迈入光时代，磷化铟的价值与发展。 随着全球AI基础设施持续扩容，算力集群内部的数据交互规模随之持续攀升，传统铜缆互联在带宽上限、传输功耗与信号衰减层面的物理约束不断凸显。传统铜缆电互连在应对800G及更高数据传输速率时已逼近其物理极限，英伟达创始人黄仁勋在今年3月的GPU技术大会上明确指出，当芯片间通信速率提升至1.8TB/s，铜线传输距离急剧缩短，已触及性能边界。 数据中心由铜
光刻中的多重曝光与多重图形技术介绍
本文介绍了光刻中的多重曝光与多重图形技术。 技术背景与定义 多重曝光技术是将集成电路设计版图上的图形分配到多个掩模版上，依次进行光刻制造，从而实现特征尺寸更小的图案。其核心思路在于：在不改变现有光刻基础设施的前提下，通过特殊的图形曝光技术来提高光刻的分辨率。具体而言，该技术将设计版图拆分为多个子版图，使每一个子版图的最小尺寸周期均符合单次光刻的极限分辨率要求。这些子版图分别制作成掩模版后进行多次曝
看不见的失效源：集成电路粘片可靠性问题与解决路径
本文介绍了集成电路粘片可靠性问题与解决路径。 失效模式分析与导热胶失效机理 在集成电路封装过程中，粘片工艺承担着芯片固定、热量传递以及电气连接的任务，作为芯片与封装基体之间的关键连接环节之一，粘片质量直接影响着器件的长期可靠性，然而，粘片过程涉及材料界面、热机械应力、固化反应以及后续封装环境等多方面的因素，任何一个环节控制不好，都有可能会造成器件性能下降甚至失效。 为了提前发现这些潜在的风险，工程
你电脑里涨价涨疯了的内存，曾经是工人们一针一线穿出来的
内存价格持续走高，现代 DRAM 内存条早已普及。追溯存储发展史，华裔科学家王安奠基的磁芯存储器，曾是早期计算机核心内存，手工编织制造，支撑阿波罗登月任务，最终被半导体 DRAM 替代。 存储芯片涨价涨疯了… HBM被英伟达的GPU吃到断货，连带着普通DDR5也水涨船高，一条32GB的内存条破了千。长鑫存储IPO的消息在科技版刷了好几天屏，市值冲到让人看不懂的数字。（不构成任何投资建议） 小编本来
给晶体管装上“低阻力接口”：镍硅化物与接触孔清洁的工艺奥秘
晶体管与金属互连之间的接触界面深刻影响芯片功耗与性能。镍硅化物与接触孔原位干法清洁两项关键工艺，构筑低阻连接通道，是先进制程不可或缺的微观制造环节。 在芯片制造的前端，晶体管被制造出来；在后端，它们通过金属导线互连。但如何把这两者高效地连接起来，是一个容易被忽视却至关重要的环节。如果接口没做好，接触电阻就会飙升，导致芯片速度变慢、功耗增加。今天我们就来聊聊，工程师如何通过镍硅化物和原位接触孔干法清
HKMG 金属栅极解析 —— 从 22/14nm TEM 切片看懂工艺
32nm 以下制程遭遇多晶硅栅与 SiO₂介质物理瓶颈，HKMG 高 k 金属栅成为核心方案。Gate-First 与 Gate-Last 两条路线各有取舍，多层金属栅堆叠设计持续迭代，贯穿 FinFET 直至 GAA 工艺。 当制程迈入 32nm 以下，传统多晶硅栅 + 二氧化硅栅介质彻底走到物理极限：超薄 SiO₂带来量子隧穿漏电、多晶硅耗尽效应大幅削弱驱动电流。 HKMG（高 k 介质 +
10张图拆解国产算力产业链
AI 产业当下很最重要的共识是：算力即新的基础设施。 但对中国科技产业来说，算力从来不只是“买几张 GPU”这么简单。2022 年之后，A100、H100、H800、B200 乃至特供版芯片的限制层层加码，一个现实问题摆在所有中国科技公司面前：如果最先进的外部芯片买不到，中国的大模型、云计算、自动驾驶、机器人和科研训练，还能不能继续往前走？ 这就是“国产算力链”必须被重视的原因。 国产算力，不是一
三维集成电路概述——从平面缩放转向立体堆叠
本文将介绍平面MOSFET缩放遇到的限制以及解决思路。 半导体工艺的性能提升长期依赖特征尺寸的等比例缩小。对于平面MOSFET，驱动电流与栅氧化层厚度成反比，与沟道宽长比成正比。在早期工艺阶段，缩小沟道长度、宽度和栅氧化层厚度，能同时减少芯片面积、提升速度并降低功耗。但随着栅氧化层厚度减薄至接近物理极限，量子隧穿效应导致栅漏电流急剧增加，氧化层厚度无法继续等比例缩小。此时单纯依靠平面缩放已不能兼顾
从平面图纸到立体器件：版图设计
本文主要讲述版图设计。 在芯片设计中，版图是连接电路原理图与物理制造的桥梁。它像一张精密的建筑图纸，用二维图形定义了每一层材料的形状和位置。但制造出来的芯片是一个三维立体结构，版图上的每一块图形，最终都会对应到器件剖面中的特定区域。理解这种对应关系，以及背后约束这些图形的设计规则，是芯片设计的基础。 图片展示了一个MOS晶体管的版图顶视图和对应的器件剖面图。在版图上，我们看到的是各层图形的叠加—
光计算，开启下一代算力革命
本文主要讲述光计算。 最近这几年，为了搞AI，全球都在疯狂夯算力。在夯算力的同时，大家逐渐发现一个问题——随着芯片制程逐渐逼近物理极限，摩尔定律正在走向失效。芯片的功耗越来越高、散热越来越大，成本也变得难以承受。 传统芯片的性能提升，已经走进了死胡同。接下来，我们该如何面对仍在日益膨胀的算力黑洞？有没有一种新的技术路径，能打破这个困局？ 目前来看，最有希望破局的，正是我们非常熟悉的另一位老朋友——
联想入局光芯片，不是硅光、磷化铟，而是TFLN
AI 算力集群从万卡迈向十万卡，光模块单通道速率从 200G 冲刺 400G，2026 年 8 月铌奥光电完成数亿元 B 轮融资，放在产业大背景下并不算意外。 资本市场已经疯狂押注薄膜铌酸锂（TFLN），但热闹的融资新闻之下，一个现实问题被掩盖：TFLN 走出实验室、真正落地晶圆大规模制造，产业到底走到哪一步？资本追捧的泡沫之下，还有多少未被摊开的工程难题？ | TFLN被推到台前 TFLN突然
DRAM存取晶体管的演进—平面、凹槽栅与埋入式字线
本文主要讲述DRAM存取晶体管的演进。 与电容并行发展的另一条技术主线是存取晶体管的结构变化。从平面晶体管到凹槽栅晶体管（recessed gate transistor，RG transistor），再到埋入式字线晶体管（buried word line transistor，BWL transistor），存取晶体管的每一次变革都直接影响DRAM的功耗、速度和制造复杂度。 平面晶体管的基本结构
都叫3D芯片，为什么是三门不同的生意？
芯片一级市场又热起来了。 上一轮国产GPU投资陆续进入兑现期后，资本开始寻找下一批可能跑出来的AI芯片公司。近存计算、存算一体、3D近存、3D TokenPU……名字各不相同，却越来越频繁地被归入同一个标签：3D堆叠。 有的3D芯片企业半年内连续完成两轮融资，累计规模接近10亿元；还有的芯片尚未量产，估值已经攀升至百亿元。但当投资人真正开始比较这些公司时，却发现相似的技术语言背后，是不同的市场、工
湿电子化学品纯度等级 G1 到 G5
本文将介绍 G1 到 G5的湿电子化学品纯度等级。 湿电子化学品的纯度等级，是国际半导体设备与材料协会 SEMI 制定的标准（SEMI C1 等标准），用 Grade（等级）来划分，从 G1 到 G5，等级数字越大、纯度越高、对应的芯片工艺越先进。这个分级的核心，是控制化学品里的杂质含量——主要是金属离子杂质和颗粒（微粒）这两大类。 分级原因 湿电子化学品是半导体制造里大量使用的液体化学品，包括
芯片制造的“流水线”：从硅片到金属互连的标准流程
本文将介绍硅片到金属互连的标准流程。 在现代芯片制造中，无论逻辑、存储还是功率器件，其核心工艺流程都遵循一个基本框架。图片展示的就是这样一个标准流程，它覆盖了从晶体管制造到金属互连的全部步骤。 前端工艺 前端制造晶体管第一步是定义有源区。在硅片上刻出浅槽，填充氧化物，把不同晶体管的活动区域隔开，防止互相漏电。接着进行阱和沟道掺杂，通过离子注入在特定区域引入P型或N型杂质，为NMOS和PMOS晶
电子束直写光刻技术：光学光刻的多功能伙伴
本文将介绍电子束直写光刻技术与其他光刻技术协同的混合光刻。 电子束直写（EBDW：Electron Beam Direct Write）光刻技术是全球范围内实验室、大学及中试线研发领域采用的标杆技术。尽管其写入速度较低，除光学掩模制造外，该技术从未被视为可行的工业解决方案。其天然的高分辨率特性能够在先进或创新器件进入大规模量产前实现低成本图形化。 得益于其对几乎所有化学放大光刻胶的全面兼容性，E
