三维集成电路概述——从平面缩放转向立体堆叠

本文将介绍平面MOSFET缩放遇到的限制以及解决思路。

半导体工艺的性能提升长期依赖特征尺寸的等比例缩小。对于平面MOSFET，驱动电流与栅氧化层厚度成反比，与沟道宽长比成正比。在早期工艺阶段，缩小沟道长度、宽度和栅氧化层厚度，能同时减少芯片面积、提升速度并降低功耗。但随着栅氧化层厚度减薄至接近物理极限，量子隧穿效应导致栅漏电流急剧增加，氧化层厚度无法继续等比例缩小。此时单纯依靠平面缩放已不能兼顾性能提升与功耗控制。

二维尺度上的改进尝试

氧化层厚度逼近极限后，业界首先在二维平面内寻找其他性能提升途径。一是在沟道区域引入应力，通过应变工程提高载流子迁移率。二是对栅氧化层进行氮掺杂，形成氮氧化硅以略微提高介电常数。45纳米技术节点引入高k介质和金属栅极，采用基于氧化铪的高k材料替代二氧化硅，在增加物理厚度的同时实现更小的等效氧化层厚度，有效降低了栅漏电流。这个阶段虽然仍保持平面结构，但材料体系的更新已为后续三维化做了铺垫。

向垂直方向拓展的物理逻辑

当平面方向的优化空间收窄之后，将器件结构向垂直方向拓展成为延续技术进步的现实选择。以电容结构为例：平面电容的电容值由电极面积决定，若在相同电容值要求下将电极从平面改为圆柱形，在电介质材料和厚度不变的条件下，增加圆柱高度即可减小芯片表面的投影面积。同样，将MOSFET从平面结构改为鳍形场效应晶体管，在相同的芯片表面积内，沟道宽度由鳍高决定，增加鳍高即可增大驱动电流。对存储器件而言，将NAND闪存单元从平面排列改为垂直堆叠，相同面积内可容纳更多存储单元。

从平面转向三维这一思路，在存储器件和逻辑器件中有各自不同的实现方式。

三类芯片各自的三维化路径

在DRAM领域，三维化首先体现在存储电容上，从平面电容演进为堆叠式或深沟槽式圆柱电容，使电容面积不再受限于芯片表面的占用面积，深沟槽电容的深宽比可超过三十比一。存取晶体管也从平面结构发展为凹陷栅极，进而演变为埋入式字线结构，后者在相同特征尺寸下具有更长的沟道长度和更大的沟道宽度。

在非易失存储领域，三维NAND闪存将存储串由水平排列改为垂直排列，通过增加堆叠层数而非缩小特征尺寸来提升存储密度。三十二层堆叠的三维NAND采用六倍特征尺寸平方的版图，即可达到与十六纳米平面NAND相近的存储密度。这个方案将工艺挑战从光刻分辨率转移到高深宽比刻蚀和薄膜沉积。

在逻辑器件领域，鳍式场效应晶体管在硅表面形成竖直的鳍状沟道区，栅极从三面包围沟道，比平面结构具有更好的栅控能力。相同特征尺寸下，鳍式场效应晶体管在开启状态具有更大的有效沟道宽度，在关断状态因全耗尽工作模式而具有更低的漏电流。埋入式字线DRAM的存取晶体管中，通过控制刻蚀过程中氧化硅与硅的速率差异，可在沟槽内形成类似三栅结构的形貌，使栅极金属包围沟道的三个侧面。

三维集成的三个层次与后续走向

三维集成在当前的实践中包含三种不同层次的技术路径。一是在芯片制造的前端工艺中直接制造三维器件结构，如鳍式场效应晶体管、埋入式字线晶体管和三维NAND存储单元。二是在同一芯片的不同工艺层中堆叠有源器件，例如在已完成器件层的绝缘层上转移单晶硅薄膜并继续制造新的器件层。三是在封装层级通过硅通孔实现多个已完成芯片的垂直堆叠与互连。

从更长远的角度看，三维结构的潜力尚未完全释放。环栅纳米线场效应晶体管采用多条纳米线作为导电沟道，栅极完全包围每条纳米线，有效沟道宽度由纳米线的数量和直径共同决定，理论上可比鳍式结构更充分地利用垂直空间。沟道材料也有可能从硅逐步过渡到锗、硅锗合金乃至三五族化合物，以获得更高的载流子迁移率。封装层级的硅通孔技术也在持续发展，已在CMOS图像传感器中成熟应用，并逐步扩展到DRAM和闪存的多芯片堆叠。

三维集成并非对平面缩放技术的否定，而是在平面缩放遇到瓶颈之后开辟的另一条路径。通过利用垂直方向的空间，芯片的特征尺寸缩放不再完全依赖光刻分辨率的提升，而部分转移到对薄膜沉积、高深宽比刻蚀和材料工程等工艺能力的持续精进上。这种从二维到三维的转变正在重新定义集成电路制造技术的演进方向。‍