CMOS制造流程与关键工艺约束

CMOS 工艺是集成电路核心技术，核心是在同一块硅片上集成 NMOS 和 PMOS。本文梳理其核心流程，聚焦工艺复杂度、尺寸偏差、锁定效应、静电保护四大关键问题，解析行业应对策略。

CMOS工艺

CMOS工艺的重点，是在同一块硅片上同时做出NMOS和PMOS，常见做法是先在n型衬底中形成p阱，作为NMOS的体区；PMOS则直接做在n型区域中。

接着划分有源区和隔离区，并在有源区表面形成栅氧化层和多晶硅栅，多晶硅栅一方面负责控制沟道，另一方面也能在源漏注入时充当掩膜，这样可以让源漏边缘更准确地贴近栅极，减少套准误差和寄生电容。

之后分别形成n+和p+源漏区，n+区主要用于NMOS，p+区主要用于PMOS，同时还要做好阱区和衬底接触。器件结构完成后，再沉积绝缘层，打开接触孔，并用金属线把各个晶体管连接起来。

最后，在晶圆表面覆盖钝化层，只在焊盘位置开口，方便后续封装和引线连接。整个流程可以看成几个主要环节：形成阱区、做好隔离、制作栅极、完成源漏掺杂、建立金属互连，再进行表面保护。

实际CMOS工艺中的关键问题

1.工艺更复杂，占用面积更大

CMOS和NMOS使用的设备大体相同，但CMOS要同时制作两类晶体管，所以掩膜更多，步骤也更长。阱区、衬底接触和保护环都会占用额外面积。

不过，这些增加并不是没有价值，CMOS能明显降低静态功耗，电路性能也更均衡。站在实际设计角度看，这种面积上的付出通常是值得的。

2.实际尺寸会偏离版图尺寸

版图上的尺寸，不一定就是晶圆上的最终尺寸，以早期LOCOS工艺为例，场氧化层会向有源区边缘扩展，形成“鸟嘴效应”，让有效沟道宽度变小。

源漏杂质也会向横向扩散，使有效沟道长度进一步缩短，再加上光刻和刻蚀本身也有误差，最终尺寸很难和设计值完全一致。因此，版图设计时通常要留出余量，工艺端也会通过掩膜补偿来减小偏差。

阱区同样会向横向扩展，这样一来，相邻器件之间就要留出更大的距离，芯片面积也会增加。若多个NMOS接在同一个体电位上，可以放在同一个p阱中，以节省面积，但互连可能会变得更复杂。

3.锁定效应可能直接损坏芯片

CMOS内部会自然形成寄生双极晶体管，它们可能连成一个寄生SCR结构，一旦受到瞬态电压或电流的触发，芯片内部可能出现从电源到地的低阻通路，电流会迅速增大，严重时会烧坏器件。

为了降低这种风险，需要合理安排阱接触、衬底接触和保护环，p+保护环通常接最低电位，n+保护环则接最高电位。它们可以及时收集寄生载流子，减少寄生晶体管被触发的机会。保护环还要尽量保持连续，并设置足够多的金属接触，多晶硅跨越或版图断点，都可能削弱它的作用。

4.输入端必须做好静电保护

MOS栅介质很薄，承受不了很高的瞬态电压，人体或设备产生的静电，有时远高于栅氧化层的耐受范围，可能直接造成击穿。

因此，输入端一般会加入限流电阻和钳位二极管，当输入电压过高或过低时，二极管会先导通，把电流引向电源或地，避免内部栅极承受过强电场。

这些保护结构在正常工作时基本不动作，只在异常电压出现时发挥作用，它们会带来少量漏电和寄生电容，但从芯片可靠性来看，这部分代价不能省。‍