3D NAND的基本原理与优势介绍
本文介绍了3D NAND的基本原理与优势。 DRAM属于易失性存储器——断电后数据即丢失。而闪存（flash memory）属于非易失性存储器（non-volatile memory，NVM），断电后仍能保持数据，因此广泛应用于U盘、存储卡和固态硬盘等产品中。 闪存单元的基本结构 闪存单元的结构与n沟道MOSFET类似，同样具有p阱和n型源漏，核心区别在于其栅极部分——闪存单元包含一个浮栅（flo
制造工艺
0人已关注纳米网制造工艺垂直频道，深度聚合制造工艺领域的硬件电路架构、核心芯片选型参数对比、工程调试案例与产业前沿趋势。 近期收录：《3D NAND的基本原理与优势介绍》、《光刻中的多重曝光与多重图形技术介绍》等共 209 篇专业内容。
制造工艺技术与资讯列表
光刻中的多重曝光与多重图形技术介绍
本文介绍了光刻中的多重曝光与多重图形技术。 技术背景与定义 多重曝光技术是将集成电路设计版图上的图形分配到多个掩模版上，依次进行光刻制造，从而实现特征尺寸更小的图案。其核心思路在于：在不改变现有光刻基础设施的前提下，通过特殊的图形曝光技术来提高光刻的分辨率。具体而言，该技术将设计版图拆分为多个子版图，使每一个子版图的最小尺寸周期均符合单次光刻的极限分辨率要求。这些子版图分别制作成掩模版后进行多次曝
看不见的失效源：集成电路粘片可靠性问题与解决路径
本文介绍了集成电路粘片可靠性问题与解决路径。 失效模式分析与导热胶失效机理 在集成电路封装过程中，粘片工艺承担着芯片固定、热量传递以及电气连接的任务，作为芯片与封装基体之间的关键连接环节之一，粘片质量直接影响着器件的长期可靠性，然而，粘片过程涉及材料界面、热机械应力、固化反应以及后续封装环境等多方面的因素，任何一个环节控制不好，都有可能会造成器件性能下降甚至失效。 为了提前发现这些潜在的风险，工程
给晶体管装上“低阻力接口”：镍硅化物与接触孔清洁的工艺奥秘
晶体管与金属互连之间的接触界面深刻影响芯片功耗与性能。镍硅化物与接触孔原位干法清洁两项关键工艺，构筑低阻连接通道，是先进制程不可或缺的微观制造环节。 在芯片制造的前端，晶体管被制造出来；在后端，它们通过金属导线互连。但如何把这两者高效地连接起来，是一个容易被忽视却至关重要的环节。如果接口没做好，接触电阻就会飙升，导致芯片速度变慢、功耗增加。今天我们就来聊聊，工程师如何通过镍硅化物和原位接触孔干法清
HKMG 金属栅极解析 —— 从 22/14nm TEM 切片看懂工艺
32nm 以下制程遭遇多晶硅栅与 SiO₂介质物理瓶颈，HKMG 高 k 金属栅成为核心方案。Gate-First 与 Gate-Last 两条路线各有取舍，多层金属栅堆叠设计持续迭代，贯穿 FinFET 直至 GAA 工艺。 当制程迈入 32nm 以下，传统多晶硅栅 + 二氧化硅栅介质彻底走到物理极限：超薄 SiO₂带来量子隧穿漏电、多晶硅耗尽效应大幅削弱驱动电流。 HKMG（高 k 介质 +
三维集成电路概述——从平面缩放转向立体堆叠
本文将介绍平面MOSFET缩放遇到的限制以及解决思路。 半导体工艺的性能提升长期依赖特征尺寸的等比例缩小。对于平面MOSFET，驱动电流与栅氧化层厚度成反比，与沟道宽长比成正比。在早期工艺阶段，缩小沟道长度、宽度和栅氧化层厚度，能同时减少芯片面积、提升速度并降低功耗。但随着栅氧化层厚度减薄至接近物理极限，量子隧穿效应导致栅漏电流急剧增加，氧化层厚度无法继续等比例缩小。此时单纯依靠平面缩放已不能兼顾
从平面图纸到立体器件：版图设计
本文主要讲述版图设计。 在芯片设计中，版图是连接电路原理图与物理制造的桥梁。它像一张精密的建筑图纸，用二维图形定义了每一层材料的形状和位置。但制造出来的芯片是一个三维立体结构，版图上的每一块图形，最终都会对应到器件剖面中的特定区域。理解这种对应关系，以及背后约束这些图形的设计规则，是芯片设计的基础。 图片展示了一个MOS晶体管的版图顶视图和对应的器件剖面图。在版图上，我们看到的是各层图形的叠加—
DRAM存取晶体管的演进—平面、凹槽栅与埋入式字线
本文主要讲述DRAM存取晶体管的演进。 与电容并行发展的另一条技术主线是存取晶体管的结构变化。从平面晶体管到凹槽栅晶体管（recessed gate transistor，RG transistor），再到埋入式字线晶体管（buried word line transistor，BWL transistor），存取晶体管的每一次变革都直接影响DRAM的功耗、速度和制造复杂度。 平面晶体管的基本结构
湿电子化学品纯度等级 G1 到 G5
本文将介绍 G1 到 G5的湿电子化学品纯度等级。 湿电子化学品的纯度等级，是国际半导体设备与材料协会 SEMI 制定的标准（SEMI C1 等标准），用 Grade（等级）来划分，从 G1 到 G5，等级数字越大、纯度越高、对应的芯片工艺越先进。这个分级的核心，是控制化学品里的杂质含量——主要是金属离子杂质和颗粒（微粒）这两大类。 分级原因 湿电子化学品是半导体制造里大量使用的液体化学品，包括
芯片制造的“流水线”：从硅片到金属互连的标准流程
本文将介绍硅片到金属互连的标准流程。 在现代芯片制造中，无论逻辑、存储还是功率器件，其核心工艺流程都遵循一个基本框架。图片展示的就是这样一个标准流程，它覆盖了从晶体管制造到金属互连的全部步骤。 前端工艺 前端制造晶体管第一步是定义有源区。在硅片上刻出浅槽，填充氧化物，把不同晶体管的活动区域隔开，防止互相漏电。接着进行阱和沟道掺杂，通过离子注入在特定区域引入P型或N型杂质，为NMOS和PMOS晶
电子束直写光刻技术：光学光刻的多功能伙伴
本文将介绍电子束直写光刻技术与其他光刻技术协同的混合光刻。 电子束直写（EBDW：Electron Beam Direct Write）光刻技术是全球范围内实验室、大学及中试线研发领域采用的标杆技术。尽管其写入速度较低，除光学掩模制造外，该技术从未被视为可行的工业解决方案。其天然的高分辨率特性能够在先进或创新器件进入大规模量产前实现低成本图形化。 得益于其对几乎所有化学放大光刻胶的全面兼容性，E
DRAM存储电容的结构演进—从平面到深槽与圆柱堆叠
本文将介绍DRAM存储电容的结构演进。 存储节点电容孔的刻蚀是集成电路制造中最具挑战性的刻蚀工艺之一。由于图案密度高、特征尺寸小、孔深极大，其深宽比可达五十比一甚至接近一百比一。这一工艺中存在多种可能影响良率的缺陷。刻蚀不足导致底部残留物可能增大接触电阻或导致电容开路。光刻对准偏移可能导致电容与下方接触插塞未对准，引起接触电阻异常或相邻电容之间通过接触插塞形成短路。刻蚀轮廓呈弓形则可能在圆柱中部使
光刻工艺中的Exposure Dose (ED)是什么？
本文介绍了光刻工艺中的Exposure Dose (ED)是什么。 在半导体光刻工艺中，曝光剂量（Exposure Dose, ED）是决定光刻胶图形转移质量的核心参数之一。它直接关系到最终电路图案的精度与完整性，是整个光刻工艺中必须被精确控制的能量基础。 曝光剂量的物理定义 曝光剂量在本质上表征了光刻胶表面所接收到的总光能量。从物理定义来看，它是照射到物体表面单位面积上的光能量，在光刻工艺中特指
7nm芯片Mask成本为什么这么贵？
本文介绍了7nm芯片Mask成本为什么这么贵。 公开资料显示，7nm full mask set 常见估算大约在 1000万—1500万美元以上，折合人民币大约就是7000万—1亿多元；如果是非常复杂的大芯片、DUV多重图形化层数多、EUV mask占比高，成本还可能更高。 一、一颗芯片不是一张mask，而是一整套mask 很多人一听“一套mask上亿”，会误以为是一张掩膜版卖上亿。 不是。 贵
怎么解决光刻胶 RLS 三角矛盾问题
本文介绍了怎么解决光刻胶 RLS 三角矛盾问题。 一、解决光刻胶 RLS 三角矛盾问题有什么更优的方案 1. 金属氧化物光刻胶（尤其锡基），这是当前最重要的突破方向 传统的化学放大胶在 EUV 下 RLS 矛盾很尖锐，而金属氧化物光刻胶（Metal Oxide Resist，MOR，代表是含锡的胶）能在三个维度上同时改善，这是它被寄予厚望的原因。 2. 提高光子吸收效率 不管什么胶，提高对 EUV
芯片制造中的ECO设计是什么？
本文介绍了芯片制造中的ECO设计是什么。 在芯片设计领域，ECO（Engineering Change Order，工程变更指令）是一项关键技术手段，指在芯片设计流程后期或流片完成后，针对已发现的设计缺陷或功能优化需求所进行的局部电路修改方案。它无需重新进行完整的芯片设计和流片，而是通过修改金属层连线、配置可编程逻辑单元或调整存储单元等方式，实现对芯片功能的修正或优化。 ECO的作用与必要性 EC
芯片隔离沟槽的“填平艺术”：STI与CMP如何让晶体管互不打扰
本文介绍了STI与CMP如何让晶体管互不打扰。 在芯片上，数百万个晶体管需要彼此隔离，否则会相互漏电、串扰，导致电路失效。早期工艺用“局部氧化”来做隔离，但随着器件越做越小，这种方法已经不够用了。于是，浅槽隔离成了主流方案。 STI的做法很简单：在硅片上刻出浅浅的沟槽，然后填满二氧化硅，再用化学机械抛光磨平。这些填了氧化物的沟槽就像一道道绝缘墙，把相邻的晶体管隔开。但说起来简单，做起来却不容易。
什么是热臭氧工艺（Hot Ozone Process）？
本文介绍了什么是热臭氧工艺。 什么是热臭氧工艺？ 热臭氧工艺是一种湿法清洗技术，用 45~55°C 的含臭氧清洗液，去除光刻胶和刻蚀后的有机残留。 它的原理很直接：光刻胶和刻蚀残留主要是有机物（碳氢化合物），而臭氧（O₃）是强氧化剂，能把有机物氧化分解成二氧化碳、水等挥发物，从而去除。本质上是一种在液相、低温下进行的化学氧化去胶。 "热"是关键。它在 45~55°C 的适度加热下进行，比室温的普
存储芯片工厂里的“总导演”：PIE到底是做什么的？
本文介绍了PIE到底是做什么的。 很多人第一次听到PIE，会想到英文里的“派”。但在半导体工厂中，PIE通常指 Process Integration Engineer，工艺整合工程师。 这个职业既不直接设计芯片电路，也不专门维修设备，更不是每天穿着无尘服在产线上操作机器。PIE更像一名站在全局看问题的“总导演”：他要把几百甚至上千道制造工序连接起来，确保晶圆最后能变成性能合格、可靠耐用，而且可以
后段互连的微缩之路：越来越细的铜线与越来越低的电容
本文介绍了通过引入低k介质、新型金属材料和采用双大马士革工艺降低电阻电容。 在芯片制造的前端，晶体管越做越小、越做越快；但在后段，负责连接这些晶体管的铜导线，却面临着一个尴尬的局面——线宽越缩越细，电阻反而越来越大。这就是后段互连微缩的核心矛盾。 展示的是2024年到2032年后段互连的微缩路线图。横轴是触点间距，纵轴是金属间距，两个数字都在持续缩小。2024年时金属间距还有20-22纳米，预