芯片制造的“流水线”：从硅片到金属互连的标准流程
本文将介绍硅片到金属互连的标准流程。 在现代芯片制造中，无论逻辑、存储还是功率器件，其核心工艺流程都遵循一个基本框架。图片展示的就是这样一个标准流程，它覆盖了从晶体管制造到金属互连的全部步骤。 前端工艺 前端制造晶体管第一步是定义有源区。在硅片上刻出浅槽，填充氧化物，把不同晶体管的活动区域隔开，防止互相漏电。接着进行阱和沟道掺杂，通过离子注入在特定区域引入P型或N型杂质，为NMOS和PMOS晶
制造工艺
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制造工艺技术
电子束直写光刻技术：光学光刻的多功能伙伴
本文将介绍电子束直写光刻技术与其他光刻技术协同的混合光刻。 电子束直写（EBDW：Electron Beam Direct Write）光刻技术是全球范围内实验室、大学及中试线研发领域采用的标杆技术。尽管其写入速度较低，除光学掩模制造外，该技术从未被视为可行的工业解决方案。其天然的高分辨率特性能够在先进或创新器件进入大规模量产前实现低成本图形化。 得益于其对几乎所有化学放大光刻胶的全面兼容性，E
DRAM存储电容的结构演进—从平面到深槽与圆柱堆叠
本文将介绍DRAM存储电容的结构演进。 存储节点电容孔的刻蚀是集成电路制造中最具挑战性的刻蚀工艺之一。由于图案密度高、特征尺寸小、孔深极大，其深宽比可达五十比一甚至接近一百比一。这一工艺中存在多种可能影响良率的缺陷。刻蚀不足导致底部残留物可能增大接触电阻或导致电容开路。光刻对准偏移可能导致电容与下方接触插塞未对准，引起接触电阻异常或相邻电容之间通过接触插塞形成短路。刻蚀轮廓呈弓形则可能在圆柱中部使
光刻工艺中的Exposure Dose (ED)是什么？
本文介绍了光刻工艺中的Exposure Dose (ED)是什么。 在半导体光刻工艺中，曝光剂量（Exposure Dose, ED）是决定光刻胶图形转移质量的核心参数之一。它直接关系到最终电路图案的精度与完整性，是整个光刻工艺中必须被精确控制的能量基础。 曝光剂量的物理定义 曝光剂量在本质上表征了光刻胶表面所接收到的总光能量。从物理定义来看，它是照射到物体表面单位面积上的光能量，在光刻工艺中特指
7nm芯片Mask成本为什么这么贵？
本文介绍了7nm芯片Mask成本为什么这么贵。 公开资料显示，7nm full mask set 常见估算大约在 1000万—1500万美元以上，折合人民币大约就是7000万—1亿多元；如果是非常复杂的大芯片、DUV多重图形化层数多、EUV mask占比高，成本还可能更高。 一、一颗芯片不是一张mask，而是一整套mask 很多人一听“一套mask上亿”，会误以为是一张掩膜版卖上亿。 不是。 贵
怎么解决光刻胶 RLS 三角矛盾问题
本文介绍了怎么解决光刻胶 RLS 三角矛盾问题。 一、解决光刻胶 RLS 三角矛盾问题有什么更优的方案 1. 金属氧化物光刻胶（尤其锡基），这是当前最重要的突破方向 传统的化学放大胶在 EUV 下 RLS 矛盾很尖锐，而金属氧化物光刻胶（Metal Oxide Resist，MOR，代表是含锡的胶）能在三个维度上同时改善，这是它被寄予厚望的原因。 2. 提高光子吸收效率 不管什么胶，提高对 EUV
芯片制造中的ECO设计是什么？
本文介绍了芯片制造中的ECO设计是什么。 在芯片设计领域，ECO（Engineering Change Order，工程变更指令）是一项关键技术手段，指在芯片设计流程后期或流片完成后，针对已发现的设计缺陷或功能优化需求所进行的局部电路修改方案。它无需重新进行完整的芯片设计和流片，而是通过修改金属层连线、配置可编程逻辑单元或调整存储单元等方式，实现对芯片功能的修正或优化。 ECO的作用与必要性 EC
芯片隔离沟槽的“填平艺术”：STI与CMP如何让晶体管互不打扰
本文介绍了STI与CMP如何让晶体管互不打扰。 在芯片上，数百万个晶体管需要彼此隔离，否则会相互漏电、串扰，导致电路失效。早期工艺用“局部氧化”来做隔离，但随着器件越做越小，这种方法已经不够用了。于是，浅槽隔离成了主流方案。 STI的做法很简单：在硅片上刻出浅浅的沟槽，然后填满二氧化硅，再用化学机械抛光磨平。这些填了氧化物的沟槽就像一道道绝缘墙，把相邻的晶体管隔开。但说起来简单，做起来却不容易。
什么是热臭氧工艺（Hot Ozone Process）？
本文介绍了什么是热臭氧工艺。 什么是热臭氧工艺？ 热臭氧工艺是一种湿法清洗技术，用 45~55°C 的含臭氧清洗液，去除光刻胶和刻蚀后的有机残留。 它的原理很直接：光刻胶和刻蚀残留主要是有机物（碳氢化合物），而臭氧（O₃）是强氧化剂，能把有机物氧化分解成二氧化碳、水等挥发物，从而去除。本质上是一种在液相、低温下进行的化学氧化去胶。 "热"是关键。它在 45~55°C 的适度加热下进行，比室温的普
存储芯片工厂里的“总导演”：PIE到底是做什么的？
本文介绍了PIE到底是做什么的。 很多人第一次听到PIE，会想到英文里的“派”。但在半导体工厂中，PIE通常指 Process Integration Engineer，工艺整合工程师。 这个职业既不直接设计芯片电路，也不专门维修设备，更不是每天穿着无尘服在产线上操作机器。PIE更像一名站在全局看问题的“总导演”：他要把几百甚至上千道制造工序连接起来，确保晶圆最后能变成性能合格、可靠耐用，而且可以
后段互连的微缩之路：越来越细的铜线与越来越低的电容
本文介绍了通过引入低k介质、新型金属材料和采用双大马士革工艺降低电阻电容。 在芯片制造的前端，晶体管越做越小、越做越快；但在后段，负责连接这些晶体管的铜导线，却面临着一个尴尬的局面——线宽越缩越细，电阻反而越来越大。这就是后段互连微缩的核心矛盾。 展示的是2024年到2032年后段互连的微缩路线图。横轴是触点间距，纵轴是金属间距，两个数字都在持续缩小。2024年时金属间距还有20-22纳米，预
为什么玻璃基板（TGV）突然被重视？
一、为什么玻璃基板突然被重视？ 过去很多高端封装依赖有机基板、硅中介层、ABF载板等材料体系。 但随着AI芯片越来越大、I/O数量越来越多、功耗越来越高、封装尺寸越来越大，传统基板材料逐渐遇到瓶颈。 尤其是AI训练芯片和高性能计算芯片，不再是一颗小芯片单独工作，而是多个逻辑芯片、HBM、高速互连结构一起封装在一个系统里。 这时候，封装基板要承担更多任务： 它要支撑更大的封装面积； 要承载更高密
氮化镓增强型GaN晶体管结构简介
氮化镓晶体管内部构造简介 GaN 氮化镓晶体管（HEMT）的基本结构如下图1所示，以 GaN/AlGaN 异质结为主体，在AlGaN/ GaN的异质结界面处，由于氮化镓材料的自发极化效应与压电极化效应，形成了一层高电子浓度的导电通道——二维电子气（2DEG）；器件的最底层是衬底层(一般为Si材料，也有SiC或者GaN材料)，在其上外延生长出N型GaN缓冲层，外延生长的P型AlGaN势垒层，形成A
封装工艺及检验
本文介绍了高可靠封装和检验。 高可靠封装 高可靠集成电路封装主要包括划片、粘片、键合和密封四个工序，如图所示。 划片是封装的第一步。它把整张晶圆分成多个独立芯片。常用方法有机械切割和激光划片。 粘片是固定芯片的过程。通过粘接、焊接或倒装焊等方式，把芯片安装到管壳或基板指定位置。 键合主要完成芯片与外部电路之间的连接。常用金丝、铝丝等材料，通过引线键合实现电连接。 密封是封装的最后一步。通过烧结
无图形晶圆缺陷Darkfield检测技术介绍
本文介绍了裸晶圆缺陷检测中暗场检测技术。 在半导体制造过程中，无图形晶圆通常指裸硅片或假片，主要用于设备测试以及机台内部环境洁净度的监控。当此类晶圆表面存在过多颗粒、残留物或划痕等缺陷时，需要及时排查来源，以保障工艺的稳定性。为了有效探测这些微小异常，暗场检测技术被广泛应用于无图形晶圆的缺陷检测。 暗场检测的基本原理 无图形晶圆表面较为平整均匀，其正常区域的镜面反射光方向集中。当入射光照射到理想
氧化镓是什么？
本文介绍了氧化镓是什么。 氧化镓是镓（Ga）和氧（O）组成的化合物，化学式 Ga₂O₃。它本质上是一种氧化物半导体，但因为带隙特别宽（4.8~4.9 eV），被归类为超宽禁带半导体（UWBG，Ultra-Wide Bandgap Semiconductor），是近几年被称为"第四代半导体"的代表材料之一。 它主要瞄准两个方向：功率电子器件（和 SiC、GaN 抢市场）和紫外探测。 氧化镓在半导体
混合集成电路中的厚膜与薄膜工艺
本文介绍了混合集成电路中的厚膜与薄膜工艺。 混合集成电路 混合技术是把两种或多种集成电路芯片放在一起，有时还会加入电阻、电容等分立元件，最后封装在同一个管壳中，这样做成的电路叫混合集成电路。 和单片集成电路相比，混合集成电路通常体积更大，成本也更高，不过，它可以同时使用不同工艺的优点，电路性能往往更好，在高精度A/D、D/A转换器、精密有源滤波器等模拟电路中，这种优势很重要。 标准MOS和双极工艺
芯片中的EPI Layer是什么？有什么作用？
外延层的基本概念 外延（Epitaxy）是指在经过切、磨、抛等加工的单晶衬底上生长一层新单晶的过程。这层新生单晶层按衬底晶相延伸生长，故称为外延层（Epitaxial Layer），厚度通常为几微米。外延层与衬底可以是同一材料，也可以是不同材料，分别称为同质外延和异质外延。长了外延层的衬底称为外延片。外延生长的方法包括分子束外延（MBE）、金属有机CVD（MOCVD）和气相外延（VPE）等。
双极集成电路工艺与主要器件制造
双极集成电路工艺与主要器件制造 双极工艺中最基本的有源器件是npn和pnp晶体管，它们都由三层半导体材料组成，中间一层的导电类型与两边不同，这三层材料可以上下排列，也可以横向排列，所以会形成垂直晶体管和横向晶体管。 双极工艺不只能制造晶体管，还能制造电阻器、电容器、二极管、齐纳二极管，有些工艺也能制造结型场效应晶体管。 设计双极集成电路时，不能像使用分立器件那样自由选择参数，器件的尺寸、掺杂浓度
堆叠芯片的“垂直通道”：TSV如何把DRAM叠成高楼
在高性能计算领域，AI芯片需要海量数据带宽，而HBM（高带宽内存）正是为此而生。HBM的核心技术之一，就是TSV（硅通孔）——一种垂直贯穿芯片的导电通道，让数据不再绕行，而是直接穿墙而过。 图片展示的是TSV在3D堆叠中的典型应用。多个DRAM芯片垂直堆叠在一起，芯片之间通过微凸点（micro bump）和TSV实现电气连接，最下方通过封装基板与逻辑芯片通信。TSV的尺寸通常在直径5微米、深度