从28nm到A14：芯片工艺的“追更”之路，每一代都在卷什么？
本文将介绍从28nm到A14（约1.4nm）的演进路径。 在半导体行业，每一代工艺节点的跨越都像是一场精密到原子级别的“极限挑战”。最近的一份技术总结，清晰地勾勒出了从28nm到A14（约1.4nm）的演进路径——这不仅是数字的缩小，更是整个制造体系的重构。 金属间距 摩尔定律的真实标尺工艺节点的数字常常让人迷惑——所谓的“5nm”、“3nm”早已不是某个具体尺寸。真正的物理标尺，是后段互连中的金
制造工艺
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制造工艺技术
FinFET SRAM的器件结构与制造要点介绍
本文介绍了FinFET SRAM的器件结构与制造要点。 本篇聚焦于FinFET SRAM的器件结构与制造要点。SRAM（静态随机存取存储器，static random access memory）在逻辑芯片中作为高速缓存使用，通常是芯片上密度最高、尺寸最小的电路单元，因此常被用作新工艺节点开发的测试载体。 SRAM单元电路与版图结构 SRAM存储单元由两个交叉耦合的反相器（inverter）和两个
Charge Trap与Floating Gate
本文介绍了Charge Trap与Floating Gate。 本期聊聊两种主要的NAND 技术路线，以及国际大厂阵营的分类。 在实现真正的 3D NAND 量产之前，各类技术研讨会上已经对多种 3D NAND 方案开展了长达十年的研究。涉足该领域的存储企业主要包括东芝、三星、英特尔、海力士和美光。 研发 3D 技术的核心目标是降低每比特成本、提升芯片密度，同时不必缩小二维光刻工艺节点。下图 汇总
MEMS制程全流程梳理：从裸晶圆到微结构芯片完整工序
本文介绍了MEMS制程全流程。 提到芯片，大多数人首先想到的是CPU、存储这类集成电路芯片。但在我们身边，还有一类看不见却无处不在的芯片——MEMS微机电系统芯片。 手机里的陀螺仪、加速度计、麦克风，智能汽车的压力传感器、惯性导航元件，投影仪的微镜阵列，甚至医疗设备的微型传感探头，核心都是MEMS芯片。 和传统IC芯片只做电路加工不同，MEMS芯片的核心是在晶圆上制造微米级、三维立体的机械结构，既
FinFET的HKMG工艺介绍
本文主要讲述FinFET的HKMG工艺介绍。 虚设栅极的去除与沟槽形成 源漏外延和退火完成后，沉积层间介质层（inter-layer dielectric，ILD）并进行化学机械抛光（chemical mechanical polishing，CMP），直至暴露虚设多晶硅栅极顶部。这一步骤的终点控制至关重要——如果抛光不足，虚设栅极顶部残留介质层，后续去除工艺无法进行；如果过度抛光，则可能损伤虚设
芯片研磨后的清洗
本文主要讲述芯片研磨后的清洗。 在芯片制造的CMP（化学机械抛光）之后，晶圆表面看起来光洁如镜，但实际却狼狈不堪——抛光液残留、金属离子污染、有机杂质、微细颗粒，全都牢牢粘在表面。如果不彻底洗干净，后续光刻、沉积、刻蚀的良率会直接崩盘。CMP后的清洗，是晶圆从“磨完”到“能用”之间必经的一道生死关。 软垫化学机械抛光和双面刷洗属于强物理清除手段，靠剪切力把颗粒从表面“刮”下来。软垫抛光用旋转的软质
热扩散是被淘汰的古老工艺吗？
本文介绍了热扩散工艺。 提到芯片制造，大家往往第一时间想到光刻机，而在掺杂环节，现代逻辑芯片早已普及了更为精准的离子注入技术。相比之下，热扩散这个听起来颇具年代感的词，似乎早已被扫进了历史的垃圾堆。但如果把视线从追求极致纳米工艺的CPU转移到微观机械世界MEMS（微机电系统），你会发现这项古老的工艺非但没有消失，反而是制造压力传感器、加速度计乃至高端硅电容器的幕后功臣。 热扩散的原理其实非常朴素，
FinFET的器件结构与基本工艺流程
本文介绍了FinFET的器件结构与基本工艺流程。 这篇文章转向逻辑器件领域，介绍鳍式场效应晶体管（fin field-effect transistor，FinFET）——目前先进逻辑芯片中广泛采用的三维器件结构。与DRAM和3D NAND通过电容或电荷存储层来保存数据不同，FinFET属于逻辑器件范畴，其核心功能是提升晶体管的开关速度和能效。 平面MOSFET遇到的瓶颈 在平面MOSFET中，沟
FOCoS：把芯片“扇”出去的新型封装方案
本文介绍了FOCoS怎么把芯片“扇”出去的新型封装。 随着AI芯片对带宽和集成度的要求越来越高，封装技术也在快速迭代。FOCoS就是其中一种很有代表性的方案。它的全称是Fan-Out Chip on Substrate，中文可以理解为“扇出型芯片贴装于基板”。 FOCoS的核心特点是用RDL（重布线层）来替代硅中介层。在传统的CoWoS方案中，芯片通过一块带有TSV的硅中介层实现互连；而FOCo
为什么越先进的制程漏电越严重？
本文介绍了越先进的制程漏电越严重的原因。 "先进制程"的本质就是把晶体管做得越来越小。缩小的时候，晶体管的各个尺寸都在变： 沟道长度变短（源极到漏极的距离缩短）； 栅氧化层变薄（栅极和沟道之间的绝缘层变薄）； 工作电压降低（为了省功耗、防击穿）； 阈值电压降低（跟着工作电压降）； 掺杂浓度提高； 晶体管数量暴增（同样面积塞更多）； 问题就在于——上面这几个变化，每一个都会从不同角度加剧漏电。 原
SRAM 微缩——从 FinFET 瓶颈到 CFET 垂直堆叠
本文介绍了SRAM 微缩。 过去，SRAM bitcell 的密度提升主要依赖于光刻技术的迭代，即通过持续缩小 contacted poly pitch（CPP）与 metal pitch（MP）来压缩单元面积。 然而，随着工艺节点推进至纳米尺度，短沟道效应、工艺波动及寄生参数等非理想因素显著加剧，单纯依靠几何微缩的成本与复杂度陡增。 在摩尔定律逼近物理极限并遭遇能效墙（power wall）的双
3D NAND的基本原理与优势介绍
本文介绍了3D NAND的基本原理与优势。 DRAM属于易失性存储器——断电后数据即丢失。而闪存（flash memory）属于非易失性存储器（non-volatile memory，NVM），断电后仍能保持数据，因此广泛应用于U盘、存储卡和固态硬盘等产品中。 闪存单元的基本结构 闪存单元的结构与n沟道MOSFET类似，同样具有p阱和n型源漏，核心区别在于其栅极部分——闪存单元包含一个浮栅（flo
光刻中的多重曝光与多重图形技术介绍
本文介绍了光刻中的多重曝光与多重图形技术。 技术背景与定义 多重曝光技术是将集成电路设计版图上的图形分配到多个掩模版上，依次进行光刻制造，从而实现特征尺寸更小的图案。其核心思路在于：在不改变现有光刻基础设施的前提下，通过特殊的图形曝光技术来提高光刻的分辨率。具体而言，该技术将设计版图拆分为多个子版图，使每一个子版图的最小尺寸周期均符合单次光刻的极限分辨率要求。这些子版图分别制作成掩模版后进行多次曝
看不见的失效源：集成电路粘片可靠性问题与解决路径
本文介绍了集成电路粘片可靠性问题与解决路径。 失效模式分析与导热胶失效机理 在集成电路封装过程中，粘片工艺承担着芯片固定、热量传递以及电气连接的任务，作为芯片与封装基体之间的关键连接环节之一，粘片质量直接影响着器件的长期可靠性，然而，粘片过程涉及材料界面、热机械应力、固化反应以及后续封装环境等多方面的因素，任何一个环节控制不好，都有可能会造成器件性能下降甚至失效。 为了提前发现这些潜在的风险，工程
给晶体管装上“低阻力接口”：镍硅化物与接触孔清洁的工艺奥秘
晶体管与金属互连之间的接触界面深刻影响芯片功耗与性能。镍硅化物与接触孔原位干法清洁两项关键工艺，构筑低阻连接通道，是先进制程不可或缺的微观制造环节。 在芯片制造的前端，晶体管被制造出来；在后端，它们通过金属导线互连。但如何把这两者高效地连接起来，是一个容易被忽视却至关重要的环节。如果接口没做好，接触电阻就会飙升，导致芯片速度变慢、功耗增加。今天我们就来聊聊，工程师如何通过镍硅化物和原位接触孔干法清
HKMG 金属栅极解析 —— 从 22/14nm TEM 切片看懂工艺
32nm 以下制程遭遇多晶硅栅与 SiO₂介质物理瓶颈，HKMG 高 k 金属栅成为核心方案。Gate-First 与 Gate-Last 两条路线各有取舍，多层金属栅堆叠设计持续迭代，贯穿 FinFET 直至 GAA 工艺。 当制程迈入 32nm 以下，传统多晶硅栅 + 二氧化硅栅介质彻底走到物理极限：超薄 SiO₂带来量子隧穿漏电、多晶硅耗尽效应大幅削弱驱动电流。 HKMG（高 k 介质 +
三维集成电路概述——从平面缩放转向立体堆叠
本文将介绍平面MOSFET缩放遇到的限制以及解决思路。 半导体工艺的性能提升长期依赖特征尺寸的等比例缩小。对于平面MOSFET，驱动电流与栅氧化层厚度成反比，与沟道宽长比成正比。在早期工艺阶段，缩小沟道长度、宽度和栅氧化层厚度，能同时减少芯片面积、提升速度并降低功耗。但随着栅氧化层厚度减薄至接近物理极限，量子隧穿效应导致栅漏电流急剧增加，氧化层厚度无法继续等比例缩小。此时单纯依靠平面缩放已不能兼顾
从平面图纸到立体器件：版图设计
本文主要讲述版图设计。 在芯片设计中，版图是连接电路原理图与物理制造的桥梁。它像一张精密的建筑图纸，用二维图形定义了每一层材料的形状和位置。但制造出来的芯片是一个三维立体结构，版图上的每一块图形，最终都会对应到器件剖面中的特定区域。理解这种对应关系，以及背后约束这些图形的设计规则，是芯片设计的基础。 图片展示了一个MOS晶体管的版图顶视图和对应的器件剖面图。在版图上，我们看到的是各层图形的叠加—
DRAM存取晶体管的演进—平面、凹槽栅与埋入式字线
本文主要讲述DRAM存取晶体管的演进。 与电容并行发展的另一条技术主线是存取晶体管的结构变化。从平面晶体管到凹槽栅晶体管（recessed gate transistor，RG transistor），再到埋入式字线晶体管（buried word line transistor，BWL transistor），存取晶体管的每一次变革都直接影响DRAM的功耗、速度和制造复杂度。 平面晶体管的基本结构
湿电子化学品纯度等级 G1 到 G5
本文将介绍 G1 到 G5的湿电子化学品纯度等级。 湿电子化学品的纯度等级，是国际半导体设备与材料协会 SEMI 制定的标准（SEMI C1 等标准），用 Grade（等级）来划分，从 G1 到 G5，等级数字越大、纯度越高、对应的芯片工艺越先进。这个分级的核心，是控制化学品里的杂质含量——主要是金属离子杂质和颗粒（微粒）这两大类。 分级原因 湿电子化学品是半导体制造里大量使用的液体化学品，包括